Quartus version > 21.3 cpt_ip_product_map.txt

[Quartus version > 21.3 cpt_ip_product_map.txt]

33 minutes ago, Zversky said:

просьба просветить, что за зверь такой?

Это текстовый файл в Quartus.

В нем перечислены фичи лицензии Ip модулей.

[Quartus version > 21.3 cpt_ip_product_map.txt]

Пожалуйста, забросьте cpt_ip_product_map.txt

от Quartus версии выше чем 21.3 

[точность моделирования Modelsim]

    timeunit 1ps;
    timeprecision 1fs;

 

[Бэкап]

Посоветуйте, пожалуйста, программу для бэкапа под линукс(Centos 8)

[UVM vs OSVMM]

1 hour ago, des00 said:

ИМХО не боги горшки обжигают

Скажите, пожалуйста, имеет ли смысл использование Portable Stimulus (PSS) ?

 

[Ищу спецификации 802.3af/at/bt]

On 6/9/2023 at 1:29 PM, dima_spb said:

В поисках спецификаций 802.3af/at/bt. Возможно у кого-то есть?!

Оно?

upload/DOC/STANDARDS/ieee/

[Arria10gx : трансиверы и включение питания]

Пусть, для конкретности, трансивер  Arria10gx (или Cyclone10gx) нужно подключить к модулю SFP+.

В каком порядке следует подавать питание на плис и на модуль? Когда конфигурировать плис?

В an692 читаем : 

"Intel Cyclone 10 GX, Intel Arria 10, and Intel Stratix 10 L-tile and H-tile device
transceiver pins do not support ‘Hot-Socketing.’
Fully configure the transceiver block before driving or having any activity on the Intel
Cyclone 10 GX and Intel Arria 10 device transceiver pins."

На форуме Intel было обсуждение аналогичного вопроса (https://community.intel.com/t5/Programmable-Devices/Arria-10-FPGA-Unpowered-State/m-p/1245751)

Консультант ответил :

"The Arria® 10 device dedicated transceiver pins are not subject to the same hot-socketing limitations of the general purpose I/O pins.

It is OK to drive the dedicated transceiver pins during power-up and power-down sequencing of Arria 10 devices."

На вопрос : "Is it possible to correlate above statement with statement in an692?"

он ответил :

"Yes. The first statement described the process during power-up and power-down

while the second statement described about configuring for unpowered FPGA."

Непонятно, что такое "configuring for unpowered FPGA".

На плате "Cyclone® 10 GX Development Kit Board"

питание 3.3V на SFP+ подается одновременно с подачей питания ядра плис 0.9V.

Может быть, знающие люди разЪяснят ситуацию? Спасибо.  

 

[JESD204B Frame Clock и LMFC]

On 3/24/2023 at 1:20 PM, Suicide said:

 

Я вот еще немного не понял, как распространяется сигнал SYSREF к приёмнику и передатчику, если они располагаются на разных устройствах. 

Лучше всего от внешнего генератора с управляемой задержкой, например можно посмотреть lmk04832 

[Zynq UltraScale+ и LMK04010 где можно найти программу TICSPRO-SW?]

/upload/MODELING/ti

Не уверен, что самая новая.

Зарегистрироваться можно через временный email.

[Документация на System Verilog]

11 hours ago, yes said:

прошу поделиться стандартом UVM (IEEE 1800.2 если не ошибаюсь)

ftp у меня не работает почему-то, и в сети не нашел

 

 

IEEE Std 1800.2™-2020.pdf

[НЕ нулевое ESR]

23 minutes ago, RR2021 said:

с не нулевым ESR. 

Бывают конденсаторы с контролируемым ESR.

Вот, например LLR185C70G105ME03

[Софт для 2xthru de-embedding'а]

On ‎10‎/‎4‎/‎2021 at 8:54 AM, Turgenev said:

Ищу софт для распиливания пополам S-параметров 50 омной дорожки. Платный софт знаю где достать. Есть ли вариант сделать это бесплатно? Из моих вариантов:

-1 раз написать в Ataitec. У них есть что-то типа пробной услуги на разок;

- самому написать в матлабе программу, которая перегонит S-параметры во временную область, потом разделит отсчеты во временной области пополам и перегонит обратно получившиеся две половины отсчетов в S-параметры. Вряд ли все так просто, худший вариант.

 

Может быть это поможет

https://github.com/TeledyneLeCroy/SignalIntegrity

есть книга автора, доступная в эл. виде

[altera iopll model]

2 hours ago, andrew_b said:

Никакой. А почему вы решили, что она должна быть?

При моделировании получается некий сдвиг фаз.

Как-то он выбирается ?

[altera iopll model]

Моделируется PLL

operation_mode "normal"

Частоты опорного и выходного сигнала равны.

Скажите, пожалуйста, какая должно быть разность фаз между ними на модели?

 

[Ищу книгу про ЦОС на базе ПЛИС]

13 hours ago, yamantau said:

Здесь: ссылка

Скачал, большое спасибо!

[Ищу книгу про ЦОС на базе ПЛИС]

Вот вышла книга того же автора

Uwe Meyer-Baese Embedded Microprocessor System Design using FPGAs

Может появится где ?

[Использование UVM]

13 hours ago, AntonB said:

Посоветуйте материал для изучения UVM ?

uvm_cookbook от Mentor

 

[Динамическое изменение полей в uvm_sequence/uvm_sequence_item]

1 hour ago, nice_vladi said:

Собственно, вопрос: как, с точки зрения UVM, правильно изменять значения в uvm_sequence во время runtime?

Примерно, так :

class x extends uvm_sequence #(y_seq_item);

   `uvm_object_utils(x)
   function new (string name="x");
     super.new(name);
   endfunction : new

   y_seq_item req;

   task body;

     req = y_seq_item::type_id::create("req");

    forever begin

       start_item(req);

       // присваиваем значения полям

       finish_item(req);

    end

  endtask : body

endclass : x

[Преобразование S-параметров в схему замещения]

14 hours ago, AlexandOr said:

 

Может быть, у автора есть желание получить возможность анализа во временной области?

[Пошла новая тема - управление дивайсами не прикасаясь. Нужны идеи.]

Пластмассовый палец в кармане (можно фигу)

Дешево, надежно, совместимо с уже установленным оборудованием!

[Посоветуйте логический анализатор]

12 minutes ago, alver said:

Если не секрет, где сейчас используются логические анализаторы высокой производительности? Лет 10 не пользуюсь, отпала необходимость в связи с распространением последовательных протоколов.

Задача специфическая: необходимо исследовать немолодое устройство с рентгеновским детектором.

[Посоветуйте логический анализатор]

Пожалуйста, посоветуйте логический анализатор:

цена до ~10k$

число каналов  32 min

глубина памяти 256M/канал min

дискретизация 2Ghz min

[FSM или как попасть в default]

24 minutes ago, MaratZuev said:

войти в него, но как?!

force/release в тестбенче? 

[Синтез нот для музыкальных инструментов]

20 hours ago, haker_fox said:

есть ли синтез чисто аналитический

Вот чуть-чуть

Developments for the Commuted Piano.pdf

IEEE Signal Processing Magazine Volume 36 issue 1 2019 [doi 10.1109_MSP.2018.2872349] Bank, Balazs; Chabassier, Juliette -- Model-Based Digital Pianos-.pdf

[Altera FIFO, вычитывание]

8 hours ago, new123 said:

Имею
1) Altera FIFO

 

Тактирование постоянно подается?