proZ

В проекте оставалось 4 свободных LC. Для совместимости с предыдущим вариантом схемы добавляю строку rom_adr[15..11] = GND и проект перестает помещаться в чип. Посмотрел floorplan (все это в МАХ+) - на каждый вывод rom_adr выделяется новая ячейка, для каждого вывода своя. Можно ли привязать эти сигналы к ячейкам, которые уже задействованы (Device-Wide Fan-Out или Local FAB Fan-Out), но внешний пин остался свободным? Или какте-то другие методы есть?

Т.е. если ткнуть воображаемым осциоллографом ткнуть на выход нагруженого усилителя, то можно реально эти вольты увидеть? Ну или чтото близкое к расчетному?

Ну если потавить.... Если поставить, то и вопросы другие были бы :) Но пока дело до него не дошло. С трансом более менее понятно - увеличение напряжения за при условии сохранении мощности (не считая потерь). Но здесь то реактивнойстей нет - так откуда берется напряжение, превышающее питание? Сорри за настырность, но чето не ложится в голову, поясните плиз.

Смотрю даташит на усилитель мощности (УКВ) RA30H1317M, читаю: Роut=30Вт (мин) при Pin=50mW Vdd=12.5V Vgg=5V (Vdd - питание оконечного каскада, Vgg - предварительного). При этом напрямую не указано на какой нагрузке меряется выходная мощность, но в дргуих местах все приводится для 50 Ом. Я полагаю, что и в данном случае речь идет о 50 Ом. Но тогда считаю Vrms на выходе и получаю sqr(30*50)=39V. А откуда взяться 39Vrms при питании 12.5V?

Сгорел двухзатворник в МШУ. До 3ГГц. Маркировка 4PN, корпус SOT143. По справочникам не нашел что это такое. Подскажите пож или тип этого транзистора, или что-то на замену. Спасибо :)

Вырезы на плате в принципе делал, но делал их как Cut-out. Рисовал границу того что надо вырезать и т.д. Все нормально получалось. Сейчас хочу попробовать прорезать именно слот, т.е. чтоб фреза нужного диаметра прошлась и оставила прорезь. Траектория - ломаная линия. Я нарисовал obstacle в виде требуемой линии (не замкнутой!) в слое DRLDWG. Дальше начались сомнения. 1. Если скопировать эту линию в слои SMTOP и SMBOT для снятия зеленки, то концы линии автоматически соединяются, получается замкнутая область. И что? Эта зона, в которую попадает не только нужный мне слот, но и часть платы, не будет залита зеленкой? Как быть? 2. Достаточно ли производителю указания в слое DRLDWG ширины обстекала (как вообще аналог этого термина по-русски звучит :05: ???) чтобы он взял фрезу нужного диаметра?

Да, о плоских. У меня Orcad Layout Plus 9.20, Build 447. Про выводы типа slotted ни чего там не видел :( Может не заметил? Подскажите пжста. И что такое PADS Layout? ..... ага, это похоже совершенно другой пакет. Менторовский, да?

Кто как делает? Вариант делать просто сверловку отпадает, уже пробовал. Для ножки большого конденсатора типа лаг, дыра получается просто огромной. Сейчас пытаюсь сделать так: контактные площадки делаю тира oblong, сверловку убрал вообще - undefined. Потом нарисовал обстакл типа Detail в слое DRL. Неудобство больше что в Library Manager слой DRL не виден, и как его сделать видимым не понятно. Видим он только уже при разводке платы. Получится ли желаемый результат? Получится ли металлизация без дополнительных указаний (в падстеке птичка non-plated по умолчанию отсутствует) ? Если кто имет опыт - поделитесь плиз.

Подскажите пжста где найти рекомендции по контактным площадкам для выводных элементов. Т.е. интересует зависимость необходимого диаметра отверстия (очевидно будет дополнительная зависимость от толщины ПП, ну предположим толщина 1.5мм) и внешнего диаметра медного кольца от диаметра ножки.