Перейти к содержанию
    

umarsohod

Участник
  • Постов

    47
  • Зарегистрирован

  • Посещение

Сообщения, опубликованные umarsohod


  1. Нужно было просверлить отверстие в стене, а где-то в этом районе проходила проводка к розетке.
    Для поиска скрытой проводки использовал такой способ. Поскольку два провода между собой
    расположены на некотором расстоянии, магнитное поле не идеально скомпенсировано, и его можно обнаружить.
    В качестве датчика использовал небольшой 50-герцовый трансформатор от блока питания.
    Спилил часть сердечника со стороны вторичной обмотки (обычно на таких траннсах обмотки раздельные).
    А первичную обмотку подключил к усилителю. И , если подносить транс к проводу с током, 
    то, соответственно, в колонках (а лучше в наушниках) начинает гудеть 50герц.
    Чтобы убедиться , что это именно "нужные 50герц" в розетку подключил нагрузку(настольную лампу) и 
    включал/выключал. Пра
    вда расстояние обнаружения было небольшое, несколько сантиметров.

  2. Just now, Zinka said:

    Не обидется, только спасибо скажет.

    Эксперименты с латором могут быть опасны, 6к не шутки.

    Если не боитесь, поставте на латоре сначала 50, потом потихоньку поднимайте.

     

     

  3. Там, конечно, не все сердечник, я думаю килограмма 4, плюс первый транс. Итого 10вт активных потерь,

    от которых никуда не дется. Усилок нужно помощнее.

    Почему нельзя поднять частоту? хотя-бы для эксперимента.

  4. Поведение "altera_onchip_flash_block" очень похоже на поведение "ALT_UFM_NONE"  для MaxII, почитайте на него документацию.

    Но я разбирался только с тем , что мне было нужно. Младший бит  "ardin" действительно похож на вход сдвигового регистра адреса, 

    но какой длинны этот регистр неизвестно . Я задвигаю 512 нулей "впрок".И  данные действительно начинаются не сначала.

    К модулю есть параметр "ADDR_RANGE1_OFFSET(512)", но его изменить у меня не получилось. 

  5. Когдато давно, соединял две CPLD сдедующим образом : передача одного бита происходила за 3 цикла,

    сначала "1" затем, собственно один бит данных, затем "0". На приемной стороне этот поток подавался на вход "D"

    триггера, а на клок этот-же поток, только задержанный на 1.5 цикла. Таким образом при тактовой в 200Мгц, скорость

    обмена была 66 мегабит.

    10LP в "DDR" -режиме может работать на 800 Мгц, и таким способом можно получить скорость 260 мбит.

    Если на приемной стороне есть свободный PLL, то можно передавать 2 бита за 5 циклов и получить скорость 320 мбит.

     

  6. Только начинаю изучать Verilog, столкнулся с необъяснимыми трудностями. Второй час бьюсь головой об стену, пытаясь понять причины недовольства компилятора. Знатоки, помогите, пожалуйста. Файл с исходником ниже прилепил.

    QIP_Shot_-_Screen_174.png

    Нет энтера после endmodule , он синим должен быть.

  7. Какие модели так совместимы, хотя бы один пример.

    На одну и ту-же плату ставим EP3C10E144C8N и EP4CE6E22C8N, все работает.(если помещается)

    С 10LP та-же история, я уже пробовал под него компилировать а зашивать в 3, то-же работает.

  8. Кроме JTAG'a на разъеме ничего больше нету. JTAG Chain Debugger пишет: JTAG chain problem detected. No device detected.

    В программаторе стоит преобразователь уровней. Для него нужно питание. Посмотрите на сделано тех платах, которые программируются,

    или поищите цоколевку разъема.

    UPD

     

    post-68492-1497608249_thumb.png

×
×
  • Создать...