oboltys88

У DDR от Micron есть Vref, зачем оно нужно? Написано, что оно должно приходить чуть позже чем напряжение питания Vdd, чтобы избежать защелкивания (latch-up). Что это? Это критично для работы?

Я не выставлял asymetric aspect ratio, по крайней мере специально. То есть я создал дефолтное фифо с разными wr_clk, rd_clk и сигналами wr_data_count rd_data_count, т.к. они мне нужны. Насколько я помню без этих 2 сигналов фифо работает нормально. Файл выложить пока не могу, т.к. нет доступа к тому компьютеру.

При генерации FIFO глубиной 32 байт и шириной 8 бит и сигналами wr_data_count и rd_data_count (кол-во записанных байт, кол-во байт доступных для чтения) удается записать в него 31 байт данных. При генерации фифо на 64 байт удается записать в него только 16 байт! причем данные записываются 1 раз за 4 такта частоты clk. При генерации фифо на 128 байт записывается 8 байт! или 1 раз за 8 тактов! Кто-нибудь знает отчего такая особенность генератора фифо? и как сделать по нормальному?

Подскажите новичку, пожалуйста, как сделать индуктивность рассчитанную на 50кВ и частоту 10МГц. Из какого материала лучше взять сердечник и как мотать.