Zigor

В приведенной модели FFE эквалайзер стоит между интерполятором и Gardner TED в домене 2 отсчетов на символ, почему именно так сделано? Корректно ли поставить отдельно интерполятор с контролем ошибки и NCO управления и далее, отдельным блоком FFE-FBE эквалайзер с подкручиванием фазы?

Добрый день! Отлаживаю эквалайзер по CMA/MMA/DD на основе документа (см вложение). 1. Должен ли алгоритм ММA компенсировать постоянное смещение по фазе? 2. Нашел на форуме модель с алгоритмом Godard/DD (см скриншот), не въехал как компенсируется фаза, выход FFE должен умножаться на комплексное сопряжение (Proakis стр578). Зачем на сопряжение умножается ошибка и входной сигнал FBE ? Спасибо! FPGA_Implementation_of_Blind_Adaptive_Decision_Feedback_Equalizer.pdf

1. Сколько отсчетов на символ Вы используете? 2. Во сколько раз upsamplируете входной сигнал? 3. Как у Вас устроена цепь обратной связи для управления интерполятором? 3. Можно поподробнее про использование идей Рица в других блоках демодулятора? Спасибо!

Спасибо! 1. Получается что частота дискретизации на выходе формирующего фильтра и определяет частоту дискретизации в ЦАП после смешивания с несущей. 2. Разбираюсь с работой PLL и подстройкой частоты. Нашел на форуме модели товарища Petrov для QAM16. Начитался источников (в т.ч Michael Rice) по проектированию PLL, сделал файл для расчета цепи фильтра (файл прилагаю). Несмотря на все расчеты созвездие крутится при частотном сдвиге в канале (хоть ты тресни))) Если для DDS K0 == 2*pi *fsys / 2^PHASE_ACC_WIDTH То для CORDIC или просто матлабовской функции комплексной экспоненты (в случае модели с плавающей точкой) как рассчитывается K0 ? pll_calc.zip

Добрый день! Залил запрашиваемую книгу - юзайте на здоровье! https://www.sendspace.com/file/juseqn Подскажите где почитать по поводу расчетов параметров указанных Вами? Проект НЕ курсовой. Проектирую систему связи для медного кабеля на QAM16 с последующим переходом на QAM64, в системах связи новичок и поэтому заранее прощу прощения за примитив вопросов! Такой вопрос еще возник - если символьная скорость к примеру 100кГц, как осуществить перенос сигнала на несущую не кратную символьной скорости - например 160кГц? Спасибо!

АЦП - AD9235, по поводу нарезки не уверен что вкурил основную мысль. Прошу уточнить для тех кто в танке))) К примеру: Несущая 100кГц, Частота сэмплирования АЦП == 3,2МГц 1. Отсчеты АЦП умножаю на отсчеты комплексно сопряженной экспоненты несущей (фаза произвольная) - переношу в 0 2. Далее фильтр низкой частоты. 3. Далее согласованный фильтр с понижением до 8ми сэмплов на такт. 4. Интерполятор 5. Корректировка фазы Is't it ?

На плис можно оптимизировать фильтр и хранить в коэффициенты в памяти, задействовав один умножитель вместо нескольких параллельных. Не понял про связь DSP и широкой полосы. В моем случае несущая 100кГц - FPGA работает на низкой частоте, может есть смысл оцифровывать на частоте скажем x16, но сэкономить на интерполяторе? Прошу прощения за примитив вопросов! Спасибо!!!

1. Поясните пожалуйста почему? 2. Я могу поднять частоту с 4х до 16ти и даже 32х отсчетов на символ. Какую схему управления рекомендуете?

Понятно дело. Не вкурил пока след. вопросы Пусть первоначально 4 отсчета на символ, делаем 4 блока для timing correction - в итоге 16 отсчетов на символ. По логике в каждом блоке должен быть первоначальный согласованный фильтр, в каждом блоке одинаковый. И каждым блок смещаем на отсчет и прореживаем в 4 раза. Соответственно какой из блоков лучше оказался "притерт" к символу - тот и выбираем. 1. Зачем upsampling производить вставкой нулей? Ведь можно просто увеличить частоту дискретизации? "The sequence is upsampled by a factor by inserting zeros between each sample of to produce a new sequence that provides samples/symbol." 2. В источнике речь идет о РАЗНЫХ наборах коэффициентов для каждого блока, почему так? "The direct brute-force implementation of the polyphase filterbank requires the operation of polyphase filters that operate in parallel. In reality, filters are not constructed, but rather a single stage filter with set of weights that are selected from memory by a pointer under control of the phase locked loop." Спасибо!

synchronization_notes.pdf Multirate_Digital_Filters_for_Symbol_Timing_Synchronization_in_Software_Defined_Radios.pdf

Добрый день! Проектирую систему связи на QAM. В первом приближении стоит задача сделать работоспособную систему на QAM16, c последующим переходом на QAM64. Разбираюсь с timing_recovery Насколько я понял можно использовать интерполятор с разными схемами контроля, либо polyphase-filterbank interpolator Если использовать polyphase-filterbank interpolator 1. Зачем делать upsample последовательности на входе согласованного фильтра если можно просто поднять частоту дискретизации? 2. Почему нельзя взять несколько блоков с согласованными фильтрами работающими каждый на низкой частоте и смотреть который из них дал наилучший отсчет? Как в таком случае отслеживать ошибку - детектор на каждый канал и смотреть где ошибка меньше? Спасибо!

Добрый день! Копаю модель QAM64 в Simulink - http://www.mathworks.com/help/comm/example...d-receiver.html Прикрутил к ней блоки квадратурного смешивания на основе блоков NCO из этой же модели (изменяю в них лишь длину аккумулятора фазы == 2, инкремент фазы==1, dither==NONE). До генерации запускаю HDL Code -> Check Subsystem Compability - ошибок не находит. Когда доходит дело до генерации HDL кода вылетает одна и та же ошибка: Error: Evaluation of elaborate function on class hdldspblks.HDLNCO failed with the error message: hdlcoder:pirudd:PirBaseUDClassError: tp_ufixpt:badSpec: Error: Invalid FixedPt type - number of bits or number fraction bits must be non-zero Кто-нибудь сталкивался с подобным? Спасибо!!!