ermakov

что-то подобное и требуется сделать. процом нужно считать какой-нибудь id и загрузить, то что нужно. а где про чтение этого id code fpga можно поподробнее почитать?

Доброго времени суток! Подскажите, пожалуйста, возможно ли какими-либо средствами определить какая микросхема в настоящий момент доступна для конфигурации без помощи iMPACT. В частности хочется отличать xc6slx75fgg484 от xc6slx150fgg484 и выбирать правильную прошивку для конфигурации.

единственное необходимое условие - это сохранение периода последовательности в районе 2^32.

возможно. а свойства последовательности при этом не ухудшатся? что с периодом будет? Я правильно понял - вы предлагаете выход брать по нужному mod?

из документа не совсем понял, что такое CASR. Но в любом случае, как я понял, на выходе получаются 32-битные псевдослучайные числа. А что делать, если требуется не весь этот 32 битный диапазон, а некоторое подмножество, причем крайняя граница не кратна 2. Вопрос остается открытым. Никто не сталкивался с такой задачей?

Интересует вопрос - можно ли на ПЛИС реализовать генератор псевдослучайных чисел из диапазона [0,k], где k не кратно 2? Ну, например, чтобы генерить числа от 0 до 1000 с периодом 2^32. Пока понял только как получить синтезируемый генератор k-разрядной последовательности на основе LSFR, где k - степень двойки. Т.е. я могу генерить числа от 0 до 1024, но как грамотно и аппаратно-эффективно преобразовать этот генератор в то что требуется без потери периода и статистических свойств? Реально это вообще? Может не тем путем иду - не на LSFR надо реализовывать?

Доброго времени суток! Изучая ug382 Spartan-6 FPGA Clocking Resources, обнаружил интересный раздел Spanning a Full Bank with a Single Global Clock Input With Two I/O Clocks. Вопрос - как это реализовать? Хочется с любых I/O ног Bank 0 принимать в режиме SDR, а лучше DDR сигналы стандарта LVDS размерностью 16 бит. Помогите, пожалуйста, новичку.

Учтено - поскольку функциональное моделирование полность отражает задуманное поведение. Проблема с временным. Походу великовата частота для данной линейки не смотря на то, что в ограничения проект все-таки входит. Этот же проект на виртексе работает нормально. У кого-нибудь был опыт реализации проектов на спартане 6 с частотами ~250 МГц?

архив с проектом для ISE 12.3. У кого какие идеи? PROJ.RAR

ISE говорит, что All constraints Met и в отчете пишет, что Maximum frequency 280.112MHz, т.е. выше требуемой. Но на диаграммах что-то не то, начиная уже с post-translate - там уже не верно задерживается входной сигнал. Дальше уже DDS начинает чудеса творить. вот список warning'ов и архив с проектом для ISE 12.3 - может кто у себя проверит...

вот диаграммы после каждого этапа реализации. Задумывалось все так как на behav.jpg

Хочу реализовать на ПЛИС Xilinx Spartan-6 (xc6slx75-3fgg484) устройство, одним из блоков которого будет смеситель работающий на частоте 245.76 МГц. В качестве NCO решил использовать DDS Compiler 4.0 (поскольку он умеет генерить дизер). Поскольку DDS имеет latency=5, то входной сигнал помещается в линию задержки на 5 тактов. Далее должны идти умножители сигнала на сгенерированые sin и cos, но до этого дело не дошло, поскольку при временном моделировании такого простейшего проекта получается совсем не то, что ожидается (то что получается при функциональном моделировании). В чем ошибка? top.ucf NET "clkin" TNM_NET = "clkin"; TIMESPEC TS_clkin = PERIOD "clkin" 245.76 MHz HIGH 50 %; NET "ce" LOC = C12; NET "din_n<0>" LOC = D13; NET "din_n<10>" LOC = C10; NET "din_n<1>" LOC = D12; NET "din_n<11>" LOC = D8; NET "din_n<2>" LOC = A9; NET "din_n<3>" LOC = C8; NET "din_n<4>" LOC = A8; NET "din_n<5>" LOC = A7; NET "din_n<6>" LOC = A6; NET "din_n<7>" LOC = C6; NET "din_n<8>" LOC = A5; NET "din_n<9>" LOC = A4; NET "din_p<0>" LOC = F13; NET "din_p<1>" LOC = E12; NET "din_p<2>" LOC = C9; NET "din_p<3>" LOC = D9; NET "din_p<4>" LOC = B8; NET "din_p<5>" LOC = C7; NET "din_p<6>" LOC = B6; NET "clkin" LOC = L4; NET "din_p<7>" LOC = D6; NET "din_p<10>" LOC = D10; NET "din_p<8>" LOC = C5; NET "din_p<11>" LOC = D7; NET "din_p<9>" LOC = A3; INST "din_n<0>" TNM = DIN; INST "din_n<1>" TNM = DIN; INST "din_n<2>" TNM = DIN; INST "din_n<3>" TNM = DIN; INST "din_n<4>" TNM = DIN; INST "din_n<5>" TNM = DIN; INST "din_n<6>" TNM = DIN; INST "din_n<7>" TNM = DIN; INST "din_n<8>" TNM = DIN; INST "din_n<9>" TNM = DIN; INST "din_n<10>" TNM = DIN; INST "din_n<11>" TNM = DIN; INST "din_p<0>" TNM = DIN; INST "din_p<1>" TNM = DIN; INST "din_p<2>" TNM = DIN; INST "din_p<3>" TNM = DIN; INST "din_p<4>" TNM = DIN; INST "din_p<5>" TNM = DIN; INST "din_p<6>" TNM = DIN; INST "din_p<7>" TNM = DIN; INST "din_p<8>" TNM = DIN; INST "din_p<9>" TNM = DIN; INST "din_p<10>" TNM = DIN; INST "din_p<11>" TNM = DIN; TIMEGRP "DIN" OFFSET = IN 4.06901 ns VALID 4.06901 ns BEFORE "clkin" RISING; nco.xco ############################################################## ############################################################## ############################################################## SET designentry = VHDL SET BusFormat = BusFormatAngleBracketNotRipped SET devicefamily = spartan6 SET device = xc6slx75 SET package = fgg484 SET speedgrade = -3 SET FlowVendor = Foundation_ISE SET VerilogSim = True SET VHDLSim = True SELECT DDS_Compiler family Xilinx,_Inc. 4.0 CSET amplitude_mode=Full_Range CSET channel_pin=false CSET channels=1 CSET clock_enable=true CSET component_name=nco CSET dds_clock_rate=245.76 CSET dsp48_use=Minimal CSET explicit_period=false CSET frequency_resolution=0.4 CSET gui_behaviour=Coregen CSET has_phase_out=false CSET latency=5 CSET latency_configuration=Auto CSET memory_type=Auto CSET negative_cosine=false CSET negative_sine=false CSET noise_shaping=Phase_Dithering CSET optimization_goal=Speed CSET output_selection=Sine_and_Cosine CSET output_width=12 CSET parameter_entry=Hardware_Parameters CSET partspresent=Phase_Generator_and_SIN_COS_LUT CSET period=1 CSET phase_increment=Fixed CSET phase_offset=None CSET phase_width=31 CSET pinc1=1111110001011010001011111100100 CSET por_mode=false CSET rdy=true CSET rfd=false CSET sclr_pin=false CSET spurious_free_dynamic_range=36 top.vhd top_tb.vhd

спасибо, идею понял. Попробую реализовать.

Требуется после обработки на ПЛИС сгружать отсчеты сигнала для последующей обработки ТМСу. интерфейс McBSP в режиме приемника. Многоканальность не требуется. У ПЛИС нужено реализовать два порта McBSP

ладно поищу. А в проекте использую VHDL.