kas

С опозданием конечно, но... Вы требования к стабильности тактовой частоты смотрели при такой разрядности? Где-то на симинаре слышал что при jittere в несколько пик, разрядность АЦП больше 8 не имеет смысла. Но детально данным вопросом не занимался. Могу ошибаться, но посмотреть стоит.-

Вопрос стоял о защите интелектуальной собственности. В какой-то степени мне удалось защитить свою систему от простого копирования. Если попытаться развивать дальше данное направление, но уже в сторону защиты исключительно аппаратной части (прошивки ПЛИС), то неисключено, что можно найти способ, который в значительной степени усложнит жизнь так называемым "копирам". В конечном итоге все будет определяться ценой и временем затраченными на подготовку к копированию продукта. В принципе можно вообще залить всю плату "эпоксидкой" или чем-нибудь покрепче, тогда копировать даже прошивку ПЛИС станет несколько сложнее.

Вы сможете слить прошивку ПЛИС, возможно, разберетесь куда что пишется, но полноценно управлять данной пршивкой Вы не сможете (что сводит на нет все потраченные усилия). Я забыл раньше отметить, что у моего устройства значительная часть обработки информации происходит в программной части. И обмен м/у ПЛИС и программной частью зависит от данных приходящих (сигнал+шум) на ПЛИС из вне. И поэтому коды управления ПЛИС полученные в какой-то определенный отрезок времени Вам скорее всего ничего не дадут.

ИМХО. Не совсем. В данном случае можно организовать шифрование/дешифрование информации уже с участием самой ПЛИС как готового устройства, а не конфигурируемого. В случае обмена между ПЛИС и конф. микросхемой структура данных и контакты известны. А в моем случае надо знать структуру управляющих кадров/контактов. Сложность получения этих данных многократно выше сложности получения "прошивки" ПЛИС.

Насколько я помню у Anlog Device'а есть специальные формирователи тактовой частоты. Например этот AD9540_0.pdf Может синтезировать практически любую частоту с досточно хорошими характеристиками.

Не могли бы Вы рассказать по-подробнее, каким образом реализуется возможность доконфигурации ПЛИС? <{POST_SNAPBACK}> Все очень просто. Делаю схему с избыточными связями. Например, генератор ПСП. В генераторе предусмотрена возможность задавать любой полином, любое начальное состояние, любое состояние по достижению которого регистр примет начальное состояние и снимать ПСП с любого отвода регистра. После конфигурации кристала я прогружаю регистры которые отвечают за те или иные параметры. Тем самым получаю нужную мне ПСП. Которую, при необходимости, достаточно легко изменить.

Многие САПРы не работают или работают не корректно с русскими, и я подозреваю с символами большинства других языков, в путях к каталогам. Причина, как мне кажется, кроется в том, что нет единого стандарта представления алфавитов разных языков.

У меня Modelsim 6.0d на нее не ругается и спокойно переваривает ее в коментариях. :) <{POST_SNAPBACK}> Точно не помню в какой версии, но 5.8a, если мне не изменяет память,modelsim имел проблеммы с буквой "я" в коментариях. ИМХО. Обновляться надо.

Тут уже мелькало подобное. У меня, например, сделано так: в прошивке есть возможность доконфигурировать ее из вне - не критичные к быстродействию, но несомненно, влияющие на работоспособность блоки. В общем, накладных расходов не так уж и много. Осталось только защитить обмен между ПЛИС и другим управляющим устройством. В соответствии с заданными требованиями к мерам по обеспечению секретности. И еще, тут, по моему неучли человеческий фактор. Криптостойкость, скорее всего, будет расти. И очень скоро окажется что человека "сломать" окажется проще/дешевле. P.S. Если вы хотите надежно защитить свой сервер, то отключите его от всего, спрячьте в сейф, поставте кучу охраны... и все равно сломают.

Когда я хочу оптимизировать небольшую часть проекта, то длня нее помимо временных ограничений, я еще задаю топологические. Хотя потраченые усилия не всегда приводят к требуемому результату. Смотреть по сигналам внутри блоков. На какие команды быстрее/медленее реагируют.

ИМХО. Надо попытаться уменьшить временные ограничения. Как-то столкнулся с подобным. Вместо 10.5 нс написал 1.05 нс. Так время разводки с 15-20 минут до 5-6 часов возросло. И как тут уже советовали, надо попытаться поэтапно разводить. Где-то в параметрах разводчика есть галочка использовать файл в качестве примера. Если изменеия в проекте небольшие, то время разводки уменьшается в разы, но иногда разводчик ругается что не может развести проект полностью.

Может смотреть по результатам моделирования?

Virtex4 - over 500 MHz <{POST_SNAPBACK}> Но это тригерная частота внутри кристала <{POST_SNAPBACK}> А 1 гиг это будет внешняя ? :)

А то... Даже в реальных проектах пашет на ура.

Согласен, но для временного моделирования это не критично. А вот поведенческое работать не будет.

Virtex4 - over 500 MHz

А моделсим какой? У меня PE 6.0с. И вот что он мне говорит. help comp # Ambiguous command name "comp": compare add, compare annotate, compare clock, compare configure, compare continue, compare delete, compare end, compare info, compare list, compare options, compare reload, compare reset, compare run, compare savediffs, compare saverules, compare see, compare start, compare stop, compare update

Впринципе частота для этого кристала низкая. Должно все работать. попробуй так: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity tst_clk is Port ( clock : in std_logic; drive : out std_logic); end tst_clk; architecture Behavioral of tst_clk is signal driveout1:std_logic; signal count:integer range 0 to 25_000_000-1:=0; begin drive<=driveout1; process(clock) begin if (clock='1') and (clock'event) then if count=25_000_000-1 then count<=0; driveout1<=not driveout1; else count<=count+1; end if; end if; end process; end Behavioral; После Place&Route смотри отчет. Там написано какие тактовые сигналы на какие цепи заведены. Если тактовая не заведена на глобальную цепь, то сделай вручную. Временное ограничение накладывается в UCF файле.

Как это сделать? Написать тестбенч в котором используются несколько модулей из одного проекта я примерно пердставляю. А вот как для двух разных проетов? Можно про это подробнее. А если ссылка на литературу будет то вообще здорово!

Писать вручную временную модель воздействия/отклика одного и другого устройства сложно, долго и велик шанс ошибиться.

Собственно SUBJ. Есть два кристала CPLD и FPGA. Надо промоделировать взаимодействие этих двух микросхем с временными задержками (задержками распространения сигналов по плате можно пренебречь). Из софта: ISE 6.2, Modelsim PE 6.0c. Такое возможно этим софтом? Если нет, то каким? И где его можно взять?

Входная частота какая? Она заведена на глобальную тактовую цепь? Наложите временные ограничения на исходную частоту (PERIOD) - выполняются? Если временные ограничения не выполняются, то делить поэтапно надо. Например сначала на 50, потом на 1e6.

В модуле тестового воздействия можно ''H" и "L" использовать вместо "1" и "0", если сигнал описан как std_logic.

Двунаправленная шина данных это только с наружи. Внутри памяти шину данных надо разделить. Чтение отдельно, запись отдельно. А вот наружу уже можно вывести одну шину данных. Поставив на шину чтения данны тристабильные буфера.