starley
Свой-
Постов
204 -
Зарегистрирован
-
Посещение
Весь контент starley
-
Если результат зависит от конкретной разводки проекта, то с большой долей вероятности дело в констрейнах или двухклоковости.
-
Разработка и тестирование IP-блоков
starley ответил starley тема в Ищу работу
Новый опыт в копилку: 10G Ethernet и сетевые драйвера для Linux. -
Я тоже соглашусь со всеми, кто выступал в защиту использования ПЛИС при разработке СБИС. Любая нормальная система для реализации в СБИС имеет столько степеней свободы, что даже на ПЛИС замучаешься их проверять, а ежели только моделировать, то это так долго, что можно просто не дожить до завершения этого моделирования. А если по результатам такого длительного моделирования еще и код править, и по новой запускать? Какая производительность у разработчика будет? Единственное исключение - это использование в СБИС только готовых топологических блоков. Впрочем, российские реалии таковы, что ОКР на СБИС частенько заканчивается полностью или частично неработающей СБИС, а, иногда, ее и изначально применять особо не планируют. При таком подходе на ПЛИС, конечно, можно экономить. Главное, чтобы по бумагам все хорошо было.
-
Vhdl + verilog разработка spartan 6
starley ответил alexstorm тема в Предлагаю работу
1. Какой стоит флеш, сколько микросхем, как подключены и в каком режиме (синхронном или асинхронном)? 2. Почему вы уверены, что с opencores ядром получите скорость записи во Flash 100 МБ/с? -
Вопрос по VHDL
starley ответил jenya7 тема в Языки проектирования на ПЛИС (FPGA)
В секции when others значения по умолчанию в том смысле, в каком это нужно TC, не присвоить - он ведь просто не хочет постоянно задавать значение, которое одинаково для многих секций when, а у when others => другая семантика. Для наглядности лучше просто отдельный case сделать для этой переменной. -
SATA2->3(xilinx)
starley ответил tolik1 тема в Работаем с ПЛИС, области применения, выбор
Приемную часть трансивера корректно сбрасываете после появления rxelecidle? -
Вопрос по DDR3
starley ответил _sda тема в Работаем с ПЛИС, области применения, выбор
Скорее всего, в JEDEC спецификации указан. -
Для начала изучите протокол AXI. Как именно DDR3 планируете использовать?
-
Конечно должна, но в кривом симуляторе, заточенном на синтезируемый код, может глючить. И примерчик этот, вызывающий глюк, стоит послать Xilinx, например, на их форуме.
-
По мне, так какой-то не железячный стиль написания кода. Получаются сигналы с немерянной разрядностью. Заглючишь тут. Vivado, конечно, не права, но и тс есть что усовершенствовать.
-
-
Разработка и тестирование IP-блоков
starley ответил starley тема в Ищу работу
Для постоянной работы задачи по ПЛИС у вас, скорее всего, не слишком интересные. А вот по договору или еще как-то могу взяться что-нибудь полезное для вас сделать. -
RocketIO для FC сам заменял EOF на правильный (по крайней мере в Virtex2Pro). С GTX/GTH уже надо свой кодек 8b/10b использовать, чтобы сделать данную замену.
-
Разработка и тестирование IP-блоков
starley ответил starley тема в Ищу работу
Из свеженького, чем я мог бы пригодиться в ваших проектах: Ultrascale, Vivado, Partial Reconfiguration (изменение логики работы ПЛИС на ходу без перезагрузки), Tandem Configuration with Field Update (запись прошивок через PCI Express), реализация высокоскоростного (более 600 МБ/с) интерфейса с NAND Flash с аппаратным исправлением ошибок. -
Удаленка возможна? У меня большой опыт работы со сложными проектами для Xilinx. Подробнее здесь: https://electronix.ru/forum/index.php?showt...c=93439&hl=
-
Разработка и тестирование IP-блоков
starley ответил starley тема в Ищу работу
Вновь есть свободное время, поэтому готов поработать на ниве разработки и отладки IP блоков или устройств в целом. Из нового опыта добавилось: PCI Express, DDR3, NAND Flash, разработка коммутаторов для пакетных сетей, аппаратная реализация БЧХ кодирования для флешей. И да, забыл указать, что из ПЛИСов работаю с Xilinx. -
Для нормального приема кадров достаточно перевести линк в AC, и возвращать R_RDY в ответ на его кадры. BB_SCr и BB_SCs необязательны, если конечно девайс, с которым вы работаете, вам их не шлет. R_RDY правильно отправлять после того, как вы освободили в приемном буфере место для приема одного кадра максимального размера. Очевидно, что это не раньше приема EOF. Это сигнал о том, что вы готовы принять очередной кадр. Link_Reset происходит в случае, если порт не имеет кредитов в течение E_D_TOV, то есть он вам послал столько кадров, сколько у него кредитов, а вы ему их не вернули. Что делаете, если не секрет?
-
Переходник с одного типа корпуса на другой
starley опубликовал тема в Изготовление ПП - PCB manufacturing
Коллеги, есть следующая проблема: наши контрагенты не успевают в срок закорпусировать кристаллы в нужный нам тип корпуса (FBGA400), могут сделать только FBGA256. Тестовая плата разработана под первый корпус. Реально ли где-нибудь сделать платку-переходник с FBGA256 на FBGA400? Срок 2-3 недели. -
16 Гбит-сек
starley ответил zvs тема в Fast Ethernet/Gigabit Ethernet/FibreChannel
Другие варианты PCIe и Infiniband - в них мультилэйновость есть, то есть можно будет уйти на меньшие частоты. Либо, используя Fibre Channel на меньшей частоте, использовать несколько линий, например 3 по 8 Гбитс, или 5 по 4 Гбит/с. Скорость интерфейса нужна больше 16Г/бит, поскольку еще кодирование и накладные на заголовки кадров. На чем реализовывать собираетесь? SerDes основных ПЛИС в основном до 10Гбис/с. Я реализовывал протокол Fibre Channel, так что если будут вопросы - пишите. -
Разработка и тестирование IP-блоков
starley опубликовал тема в Ищу работу
Здравствуйте, коллеги. У вас есть уникальная возможность недорого воспользоваться услугами квалифицированного специалиста, то есть меня Есть некоторое количество свободного время и желание подработать. Основной профиль - разработка логических моделей для ПЛИС и СБИС и написание ПО для управления ими. Соответственно, для вас могу написать IP-блоки на HDL, протестировать ваши IP-блоки, написать программный код для управления аппаратурой (в т.ч. драйверы для Linux и ПО для встраиваемых систем). Москва. Опыт работы 7 лет. VHDL, SystemC, C и C++. Из интерфейсов работать приходилось с PCI, AXI, DDR SDRAM, Fibre Channel, SATA. -
требуется программист-верификатор СБИС
starley ответил lotorev тема в Предлагаю работу
Есть опыт тестирования логических моделей устройств с помощью SystemC. Софт при этом оказывается практически тем же, что и при работе на реальном железе. Но готов только на неполный день или удаленку. -
Преобразователь оптического сигнала в электрический
starley опубликовал тема в Оптика и оптоэлектроника
Коллеги, мучает меня тут один вопрос. :05: Нужно измерить параметры оптического сигнала (OMA, время нарастания и т. п.), сигнал 1,0625 Гбит/с (500 МГц), для этого и необходим преобразователь оптического сигнала в электрический. Вопрос: есть ли готовые, сколько примерно стоят, можно ли собрать "на коленке", какие компоненты понадобятся? -
При моделировании у меня vcs задействует только один процессор из восьми, хотя, по идее, задача моделирования аппаратуры должна на ура параллелиться. Как-то это не круто. Может флаг какой ему поставить надо?
-
ARINC-818
starley ответил LV26 тема в Fast Ethernet/Gigabit Ethernet/FibreChannel
А стандарта-то у нас и нет. Только 4-й draft. -
ARINC-818
starley ответил LV26 тема в Fast Ethernet/Gigabit Ethernet/FibreChannel
Virtex2pro. Но нынче под эти цели лучше Virtex 6 или Spartan 6