dsp
-
Постов
61 -
Зарегистрирован
-
Посещение
Сообщения, опубликованные dsp
-
-
Использую лекарство с фтп. Еще момент, - если Library Tools открывать через Designer, то все нормально, FPGA Part Wizard работает. Проблема только в том, что он не активен при автономном открытии Library Tools.
-
Подскажите пожалуйста, что я делаю не так. Поставил VX2.8. Открываю Library Tools. Создаю новую библиотеку, но кнопка FPGA Part Wizard не активна, а также в меню Tools вообще ее нет. Куда копать?
-
Занимаюсь разработкой аудио IP ядер (возможные применения -
сфера pro audio). Verilog, systemverilog. В основном - Xilinx, но возможно
и Altera. В данный момент есть законченное IP core - Biquad Array.
256 канальный массив IIR фильтров, в каждом канале 8 биквадов,
варианты с single и double float point арифметикой, latency processing -
один такт дискретизации входного аудиосигнала 96 кгц, небольшой обьем
занимаемых ресурсов. На подходе ядра - dynamic compressor и т.д.
Возможно разработка и других, не связанных с этой темой IP.
При заинтересованности связаться можно по почте: [email protected]
-
Здравствуйте!
Группа разработчиков, находимся недалеко от Москвы.
Мы можем выполнить полный спектр проектирования электронных устройств - разработка схемотехники, трассировка печатных плат, программирование ПЛИС, программирование встроенных в ПЛИС процессоров, программирование ЦПОС процессоров и процессоров общего применения, а также различных микроконтроллеров, разработка и отладка математических алгоритмов, разработка отладочного и компьютерного программного обеспечения.
Схемотехника, трассировка печатных плат (до 12 слоев), разработка "прошивок" FPGA (работали с XIlinx, Altera, Lattice), программирование процессоров (в основном Texas, включая последние "многоядерники" Keystone), разработка компьютерного софта, моделирование алгоритмов.
Схемотехника, трассировка - используем Mentor Graphics Expedition, HyperLinx, IO designer. Моделирование скоростных цепей, мультигигабитные линки (10G ethernet, PCIe, SRIO, JESD204B, DDR3) и т.д.
Разработка firmware FPGA - в последнее время Xilinx. Софт - Xilinx (Vivado), Synopsys (Synplify, Identify), Mentor Graphics (QuestaSim). Разработка архитектуры, синтез, оптимизация по ресурсам - скорости, моделирование, аппаратная отладка, в последнее время осваиваем высокоуровневый синтез (С/C++ - RTL).
Программирование процессоров - Code composer Studio (C, C++).
Разработка комп.софта - широкий спектр языков.
Моделирование - Matlab.
Вкратце о последних работах: Системы обработки видеосигнала и звука (SDI, сжатие и т.д).
Программно-аппаратная платформа SDR. FPGA - DSP составляющая, взаимодействие между блоками системы - JESD204B, SRIO, 1G ethernet. Элементная база - FPGA Xilinx Kintex, DSP TI TMS320C6670.
Готов ответить на все интересующие вопросы, если таковые возникнут.
Email: [email protected]
-
Разработка схемотехники, "прошивок" - FPGA, DSP, топологии печатных плат электронного оборудования.
Сферы деятельности : телекоммуникации, видео, аудио, цифровая обработка сигналов.
Разработка топологии и моделирование многослойных печатных плат - Expedition,HyperLinx.
Разработка firmware FPGA - QuestaSim,Synplify,Identify,ISE,Quartus.
Разработка firmware DSP - CodeComposerStudio.
Разработка PC, embedded software.
Возможны варианты : FPGA (Xilinx - Altera - Lattice), DSP (TI - Analog Device - Freescale) и т.д.
e-mail : fpga2011@yandex(тчк)ru
-
Занимаемся разработкой систем сжатия, хранения и передачи SDI видеосигналов.
SD-HD-3G SDI видеопоток, JPEG2000 кодирование, передача по IP сетям, захват и хранение
некомпрессированного и компрессированного видеосигнала, различные интерфейсы связи с хост-системами (1Gbe, 10 Gbe, PCIe, SATA).
Возможна работа с цифровым аудио и его обработка.
дополнительная информация : fluorescentvision(тчк)com
-
Требуется схемотехник-трассировщик ПП.
Требования:
- Mentor Graphics Expedition,Hyperlinx.
- Опыт проектирования многослойных ПП - 6 слоев и выше.
- Опыт проектирование DDR2, DDR3, LVDS, PCI Express, SATA, QDR, Gigabit Ethernet.
Удаленка возможна, единственное пожелание поближе к Ярославлю.
За подробностями писать на [email protected].
-
Команда разработчиков предлагает услуги по разработке электроники :
FPGA - разработка IP ядер, разработка законченных проектов, встроенные процессоры (QuestaSim,Synopsys,Xilinx,Altera).
DSP - разработка firmware, разработка алгоритмов.
PCB - разработка принципиальных схем, трассировка печатных плат, моделирование (MentorGraphics,Hyperlinx).
Soft - embedded,PC.
E-mail : [email protected]
-
Разрабатывали подобные вещи. Для детального дальнейшего общения напишите на почту: [email protected]
-
Коллектив разработчиков ищет удаленную работу (обсуждаемы иные варианты сотрудничества).
Опыт работы в области телекоммуникаций - E1, STM, Ethernet, DSP.
САПР : MentorGraphics (ModelSim, Questa), Synopsys (Synplicity, Identify), Xilinx (ISE, PlanAhead), Altera (Quartus).
Device : Vitrex 4-5-6, Spartan 3-6, Cyclone, Stratix.
Языки : Verilog, SystemVerilog.
Возможно написание документации на IP-core.
почта : [email protected].
-
Не понятно в чем дело...Не работает Locallink.Чип Spartan3an.Coregen'ом создал 2 MAC модуля (10-100M), из example примера, что создается при генерации маков взял 2 fifo - входное и выходное, собрал тестовый дизайн (Компьютер - PHY - МАС - Rx fifo - Tx fifo - MAC - PHY, потом по Ethernet в Давинчи(так мне нужно тестировать). Давинчи обратно посылает, и далее такая же цепочка, только в обратную сторону). Посылаю пинги , а ответ request timeout....Если просто соединить внутри FPGA PHY, то все работает пинги проходят.В чем может быть дело? Может кто сталкивался? Fifo не трогал, какое с example design идет, такое и поставил.....
-
Сделали прототип устройства на Xilinx 4 fx 60, подключили DDR, пишем одни значения, читаем вообще ерунду какую то, стоит EDK 9.1 Sp2, в контроллере DDR тайминги пробовали стандартные оставлять по Jedec, пробовали по даташиту ставить на память , все равно не работает, а на плате memec все работает как часы. В чем может быть дело?
-
DeleteInterpProc called with active evals
This application has requested the Runtime to terminate it in an unusual way
Please contact the application's support team for more information.
ERROR:Xflow - Program par returned error code 3. Aborting flow execution...
make: *** [implementation/system.bit] Error 1
Почему ее сначало не было, а сейчас появляется каждый раз?
Ошибка возникает на этапе placera.
-
Спасибо, я подобное делал, работало, а вот с памятью напрямую запарки,....
-
Нет не устроит, дело в том, что в моей периферии есть 32хбитный блок памяти, и одним портом он должен цепляться к IPIC.Никак не получается это сделать.
-
Да ничего особенного, просто надо подключить 4 2х килобайтных блока памяти, чтобы получилась 32х битная шина данных.
-
Не могупонять как подключить свою логику в EDK. Читал доки, делал так как там написано, и ничего не получается.Подключал через визард создания - импортирования периферии. В user templates файле прописываб свой блок instance, т .е его порты пордключаю к IPIС, но EDK потом пишет что не находит мой модуль, хотя он в папке где сгенеренные фалы визарда.В чем может быть дело?Весь уже замаялся с ним.
-
Генерю pll ксайлинковским визардом 8.1.03i меняю коэффициенты умножения и в альдеке при моделировании только на 4 умножает, другие коэффициенты не действуют, 4 было выставлено при первой генерации визардом.В чем дело?
-
только еще разбираюсь поэтому многое не понятно вот собственно вопрос
как реализуются цифровые дельта сигмы вообщем то разобрался но вот про квантователь не совсем ясно может кто прояснит ситуацию и еще хотелось разобраться бы поподробнее с цифровыми дельта сигмами именно для цапов
-
тут уже спрашивали по дельта - сигма ацп а мне нужно цап есть сигнал pcm 24 бита 32кгц нужно на выходе 1бит все это засунуть в плис написать не проблема с теорией слабовато те материалы которые находил не очень доходчиво объясняют всякие noise-shapping и т.д. может кто снизойдет и объяснит на пальцах
-
так не получается Expected a constant as index: 28-(1<<i).
Operand is not a constant.
-
как правильно написать на verilog вот такой код вообщето я его переписал в verilog но при компиляции в active-hdl есть ошибка в тексте внизу она показана в verilog-2001 вроде есть операция возведения в степень но все равно ошибка остается
always @(B_in or shift_B)
begin : I1combo
reg[5:0] stemp;
reg[28:0] dtemp;
reg[28:0] temp;
temp = {29{1'bx}};
stemp = shift_B;
temp = B_in;
begin : xhdl_5
integer i;
for(i = 5; i >= 0; i = i - 1)
begin
if (i < 5)
begin
if ((stemp) == 1'b1 | (stemp) == 1'b1)
begin
dtemp = {29{1'b0}};
dtemp[28 - 2 ** i:0] = temp[28:2 ** i]; вот здесь ошибка
end
else if ((stemp) == 1'b0 | (stemp) == 1'b0)
begin
dtemp = temp;
end
else
begin
dtemp = {29{1'bx}};
end
end
else
begin
if ((stemp) == 1'b1 | (stemp) == 1'b1)
begin
dtemp = {29{1'b0}};
end
else if ((stemp) == 1'b0 | (stemp) == 1'b0)
begin
dtemp = temp;
end
else
begin
dtemp = {29{1'bx}};
end
end
temp = dtemp;
end
end
B_shift <= dtemp ;
end
-
никто не подскажет где кроме opencores можно поискать vhdl ,verilog код биквадратного iir фильтра с перестраиваемыми коэффицентами
-
подскажите пожалуйста как вылечить а то что-то не совсем понятно
PADS Professional, вопросы начинающих
в Siemens EDA - Xpedition, PADS (ex. Mentor)
Опубликовано · Пожаловаться
Есть еще момент, я правда могу ошибаться, это косвенно связано с тем, что я давно в винде не был. Когда я ставил в первый раз PADS несколько дней назад мне кажется что FPGA part Wizard работал при автономном открытии Library Tools. После того как я снес PADS (нужно вернуться в начало поста про винду) при повторной установке PADS Wizard автономно уже не работает. Может я уже забыл и такого не былo, но меня терзают смутные сомненья и я бы не спрашивал в этом случае)).