dsp
-
Постов
61 -
Зарегистрирован
-
Посещение
Сообщения, опубликованные dsp
-
-
тоже хочу попробовать еще не качал а что конкретно не получается? проблемы с лекарством?
-
а вы какую микросхему поставили если не секрет
-
про чипы в доке это где что-то не понял а xs3c400 pq 208-5 будет программироваться
-
расскажите если можно поподробнее как шьется по jtag или dedicated pin вообще как делаете а то сделали все как в доках и id даже не читает в чем дело?
-
хорошо а что-же тогда на сайте xilinx в spartan 3 kit board user guide показано что и parallel 3 может применяться
-
одна микросхема tdi-tdo не перепутано а кабель с plis.ru parallel 3 cpld шьет написано и fpga тоже
-
питание board texas на плис ок jtag ок прошивает cpld резисторы стоят на толерантность к 3.3в при сканировании jtag не видит микросхему
-
xilinx ise 7.1 sp4 все распаяно по докам 3.3 вольт программирование по jtag не читает даже id из чипа кабель исправный что это может быть?
-
есть vqm файл как его разместить в Quartus 4.1 что-то не получается
-
видите в чем дело все сделано как написано в доке это первое conf done вылезала не часто но она была когда все прошивалось signal tap работал но стоило попробовать использовать Identify при нем кстати вылетела ошибка communication error теперь signal tap не работает пишет invalid jtag configuration могла микросхема сдохнуть?
-
msel оба к 0 на nSTATUS конденсатор 1000пф как советовали выше все шьется теперь но signaltap не работает нет сбора данных потом пишет invalid jtag configuration ?
-
а как правильно подключить msel в доке по-разному указано оба к земле или msel 1 к питанию. когда msel 1 к питанию подключаю шьется без проблем но не работает signaltap сообщает что jtag invalid configuration не пойму в чем дело?
-
если на бластере то 100 ом и 2.2 ком как указано в доке если конфигурационные то тоже как в доке 10ком это макетка где - то получилось так себе
-
не много больше сантиметра на 2-3 совсем забыл иногда прошивается нормально а когда не прошивается стоит встать осциллографом на nSTATUS прошивается на ура
-
подскажите пожалуйста почему при прошивке EP1C3 байтбластером mv вылетает ошибка Conf_done pin failed to go high хотя все конфигурационные пины распаяны по доке altera?
-
Подскажите как поменять шрифт в Identify
-
подскажите пожалуйста как объяснить synplify что-бы он не ставил глобальные буфера на тактовые входы регистров
-
пишу в Active-hdl 6.3 Sp2 синтез Synplify8.2 размещение Ise 7.1
на timing симуляции для Spartan-3 формирователь короткого импульса
работает корректно 50 микросекунд а потом выдает неопределенность 1 и 0 одновременно что это такое ничего не могу поделать с таким столкнулся впервые к слову другие схемы работают также какое-то время корректно а потом неопределенность вот код:
module trig(rst,clk,start,ready);
input rst,clk,start;
output ready;
wire rst,clk,start;
reg ready;
reg [1:0] curr_state,next_state;
parameter s0=2'b00, s1=2'b01, s2=2'b10, s3=2'b11;
always @ ( curr_state or start)
begin
next_state<= curr_state;
ready<=0;
case(curr_state)
s0:
begin
ready<=0;
if (start==0)
next_state<=s1;
else next_state <= s0;
end
s1:
begin
ready<=0;
if (start==1)
next_state<=s1;
else next_state <= s2;
end
s2:
begin
ready<=1;
next_state<=s3;
end
s3:
begin
ready<=0;
if (start==1)
next_state<=s1;
else next_state <= s3;
end
endcase
end
always @ (posedge rst or posedge clk)
begin
if (rst==1)
curr_state <= s0 ;
else
curr_state <= next_state;
end
endmodule
-
я синтезирую Synplify 8.2 размещение Xilinx 7.1 Sp4 timing симуляция Activ-Hdl 6.3 Sp2 беру схему формирователя короткого импульса одну из описанных выше она корректно работает некоторое время а потом начинает глючить выходной сигнал одновременно 1 и 0 то же самое при размещении Altera 4.1
все работает нормально посему вопрос что за глюк и откуда ноги растут?
-
есть тактовая частота 50 мгц и асинхронно к ней приходящий срез сигнала по этому срезу надо сформировать положительный импульс длительностью 1 такт тактовой частоты и синхронный с этой тактовой частотой пробовал что описано здесь что-то не получается подскажите пожалуйста что можно сделать ?
-
после синтеза Synplify и размещения ISE 7.1 при timing симуляции
в Activ-Hdl вываливаются сообщения и им подобные
# KERNEL: C:\Aldec\Active-HDL 6.3\vlib\OVI_Simprim/src/x_ff.v(38): $setup( negedge CE:8672513 ps, posedge CLK:8672570 ps, 524 ps );
# KERNEL: Time: 8672570 ps Iteration: 0 Instance: /sp_device/\U1/TEMP_REG_IN[1] \
TEMP_REG_IN - это один из регистров моего проекта
как это объяснить и что возможно сделать?
-
подскажите пожалуйста как происходит масштабирование целого числа с плавающей точкой в дробное с фиксированной
-
synplify dsp 1.2 нужна ли дополнительная лицензия
-
подскажите пожалуйста есть nios ii с чего начать
Xilinx ise7.1
в Работаем с ПЛИС, области применения, выбор
Опубликовано · Пожаловаться
синтез Synplify 8.2 размещение Xilinx ise7.1 sp4 потом вылезает варнинг route- clk net: clk_ibuf_iso failed to route using a clk template . чип spartan 3 - не пойму в чем дело с глобальными буферами что-то не так при синтезе в Xilinx подобной вещи не вылезает