myq

??? какая еще нафиг ошибка в счётчиках... интересно чем 4.1 от 4.0 отличаются...

так надо же разобраться в чём дело. поставил 4.1 SP2 предварительно итоги такие: 2.1 SP1 > 4.1 SP2 >> 4.0 SP1 то бишь 4.1 SP2 заметно эффективней чем 4.0 SP1, но всё же проигрывает у 2.1. и еще я ставлю оптимизацию по скорости. так как при этой оптимизации проект меньше занимает, не знаю почему :)

2 ra4fox действительно, объем ресурсов уменьшается при оптимизации по скорости, но совсем чуть-чуть

2LeonY: Что такое IOFF? Если input/output flipflop, то это не имеет отношения к моей проблеме. one_man_show прав. Вот более точные данные: После запуска синтезатора (без фиттера) в Quartus 4.0 SP1, проект заниал 9400 logic elements. Всего в девайсе - 8320 элементов. При компиляции под Quartus 2.1 SP1, проект занял 7350, то есть на 1950 (почти 20%) меньше. При этом в 2.1 стояла оптимизация "Balanced", а в 4.0 - "Area". с остальными настройками тоже игрался - особо сильно ничего не изменилось.

Добый вечер всем. Столкнулся с такой нериятностью. Quartus 4.0 (sp1) компилирует проект под APEX20KE так, что он занимает примерно на 10% больше ресурсов, чем получалось при использовании Quartus 2.1 ! ... Кто может сказать, с чем это связано? Это какие-то настройки, или недостаток этой версии (которая на 2 года старше, чем 2.1) ?... у меня как раз настолько критичный проект, что это 10 процентов решают всё...

Говорят, FluxPlus - один из лучших флюсов... Кто что скажет? Где можно купить дешевле (480р за тюбик - не дешево)

Мы пока AHDL only, хотя было желание подучить международный английский (Verilog) :) но времени как не было так и нет хотя некоторые представления о нём имеются (как и о VHDL) - нету только практики. соотвественно - Atera: баловались с CPLD MAX7000S, теперь только FPGA APEX20KE. Думаю, что с последним проектом (gigabit ethernet) надо перелезать на Stratix - более коммуникационно-ориентированная и более быстрая, более чем с десятком встроенных PLL и таким же большим количеством global clocks. но пока весь проект в стадии "осмысления", реальная работа над ним начнётся через 2-4 недели. когда работа закипит буду рад обмениваться полезной инфой: микросхемы, алгоритмы, идеи.

Что делают эти микрухи? Я собрался использовать контроллеры физического уровня Ethernet, скорее всего это будет Crystal (cirrus Logic) или Dallas semiconductor

2 ASN Как ты относишься к Альтере? AHDL? На чём сам проектируешь? Какие ПЛИСы, языки, САПРы?

PCI ядро в виде netlist для Xilinx Foundation CAD (тот, который был до ISE) А сам я пишу на AHDL под Альтеру

PCI: один раз довелось поработать с готовым PCI-ядром, разработанным компанией Скан Инжиниринг Телеком, но ядро у них закрытое, да и к тому же Slave. Сейчас занимаюсь только MAC-контроллером + фильтр пакетов. Возможно еще потребуется аппаратная (на плис) инкапсуляция IP в свои TCP-пакеты со своими служебными полями... скажу честно - для меня это самый серъёзный проект. К тому же желательно реализовать Gigabit ethernet.

ASN, не понял тебя... про какой "master или slave" ты говоришь?

2 All кто-нибудь проектировал MAC-контроллер на 100 и 1000 mbit? Простой фильтр пакетов по IP и номеру TCP-порта? GMII (gigabit media-independent interface) Гигабитного Ethernet-а работает на частоте 125 Мгц, шина 8 бит, какие ПЛИСы лучше использовать для таких скоростей? Пойдёт ли APEX20KE (работаю с ним) или лучше что-то по круче (может быть Stratix ?)

неконтакт в переходных отверстиях - будем иметь в виду... глюки были разные, но это не проверял...

Кто-нибудь что-нибудь знает или слышал про наш, советский, интерфейс С1-ФЛБИ?