Vascom

Симантеки как раз из-за своей корпоративности, неконтролируемости и погорели. А LE - активно поддерживается гуглом, файрфоксом и не станут чудить, чтобы их закрыли.

LE не закроют. И даже если закроют - никто не мешает вернуться к платным сертификатам.

Да? Ну возможно, не знаю. Зато HSTS даёт рейтинг A+. А сертификатов бесплатных от LE сколько угодно.

И TLSv1.3 :) И обязательно включить HSTS.

Да, теперь всё отлично, спасибо. Тему можно закрывать

Браузер Chrome показывает, что подключение к сайту не защищено. Как я понимаю, это реклама грузится по HTTP. Нельзя ли её тоже перевести на HTTPS?

Другие клиенты под винду вряд ли кому-то известны.

Используй git.

Можно тонко оптимизировать.

По старинке получится эффективнее и оптимизированнее. Если ресурсов не жалко, то конечно можно и билдерами пользоваться.

Начинать с verilog проще. А обязательно нужны FIR-фильтры? Ведь согласованный фильтр это может быть и коррелятор.

Используй несколько корреляторов.

Изучаешь Verilog и/или VHDL и описываешь все необходимые фильтры и корреляторы. Ядра вряд ли получится использовать поскольку согласованная фильтрация - слишком специфичная вещь.

Хм, заставили меня попотеть, почитать документацию... Признаю свою частичную неправоту: действительно регистры в DSP-блоках могут быть только с синхронным ресетом, однако эти блоки всё равно могут использоваться для арифметических операций и использовать внешние регистры, только не оптимально с точки зрения FPGA получается. Асинхронный ресет просто у нас в проекте используется. И, поскольку далее проект реализуется в виде ASIC, то на FPGA всё должно быть один в один. Но всё же, даже если в коде регистры с асинхронным ресетом, то большой перемножитель всё равно будет сделан на DSP-блоке самим Vivado автоматом.

Ресет и так всегда лучше делать асинхронным. Это не влияет на способность синтезатора использовать DSP-блоки.

Ну значит не повезло.

Так может он там вообще DSP не задействовал. Или не задействовал их для операций вычитания, например. Но если модули одинаковые и DSP блоки требуются одинаковые, то вивадо не сделает часть из них на логике.

Вряд ли 2016я додумывалась до такого. Наверное просто код другой был. В общем, если эти DSP в разных модулях, то ты можешь в коде указать где использовать блоки, а где логику.

1. Не делай так. Всегда указывай верную разрядность. Ворнинги же не просто так. Это убережёт от ошибок. 2. Указывай разрядности всегда! parameter devider = 3'd4; 3. Не управляй асинхронным ресетом. Сделай отдельный логический сигнал, который будет по клоку (синхронный ресет) тебе сбрасывать в нужные состояния. В синтезируемой схеме выводи нужные сигналы через порты модулей. Да, только так. Ни чего сложного в асинхронном ресете нет. А ошибочность можно контролировать простейшими скриптами. P.S. То есть, я так понимаю, проблема не в верилоге или переходе на него, а в неверном подходе к написанию RTL (или в недостаточности знаний об этом). P.P.S. Деление в целых числах сразу делать - это уже интересно :)

По хорошему лучше не инициализировать единицами и нулями, а сделать установку по ресету. В тестбенче доступ к контрольным точкам можно получить через "точку". Например wire control_0 = uut_name.module_0.submodule_0.control_point;

Можно выгружать считанные данные в файл и как угодно обрабатывать/отображать в любом знакомом инструменте.

Нет. Да и скрипт-то в одну строчку.

Может изменённый файл просто не был синтезирован, и использовалась старая версия?

Через интерфейс это изменить нельзя. Можно только через tcl команды создавать битстрим-файл с нужным именем.

Думается, порядок - единицы тысяч долларов. Отдельные АЦП могут быть ограничены устаревшим техпроцессом, максимальным энергопотреблением и т.п.