Перейти к содержанию
    

Алга

Свой
  • Постов

    131
  • Зарегистрирован

  • Посещение

Весь контент Алга


  1. 1. Флешки Winbond поддерживались в старом Xilinx софте ISE 14.7 (и более старые версии) и отдельной утилите Lab Tools. 7 серия фпга также поддерживались. Этот софт еще присутствуют на сайте, если их искать через документацию на Spartan6. 2. Для конкретной фпга Artix7 имеется только несколько флешек, которые подходят. Поскольку обьем флешки должен быть РАВЕН или БОЛЬШЕ требуемого для данной фпга.
  2. Еще доп. вопросы возникнут и опять в пользу автокалибровки: изменение температуры, напряжений питания и тд. При этом прием данных должен надежно работать.
  3. Без автомата автокалибровки скорее всего не обойтись. И еслм это продукция будет, то раньше сделал и никаких проблем. Или подбор задержек делать в самый последний момент, когда проект работает и готов. При изменениях проекта тулз меняет также расположение компонентов, что приводит к изменению задержек внутри кристалла. И тогда необходимо поработать констрейнами.
  4. Неясно это частный (кастомный) проект или проект из готовых китов. За основу брать проекты из xapp'ов и в процессе отладки смотреть, что получается и чтото возможно необходимо будет изменить, доработать, те адаптировать проект под конкретные условия.
  5. Блок IDELAYCTRL просто один раз вводится в проект и работаем как сказано. Он служит для автоматической калибровки величин задержек IDELAYE3. Конечно, надо еще стремиться подключить все каналы АЦП к одному банку. В целом, тулз сам автоматически вставляет необхоимое число блоков IDELAYCTRL в проект, если указан хотя бы один. По отчетам можно смотреть.
  6. Нужно отработать общую структурную схему приема данных от 8 каналов АЦП с учетом частоты дискретизации (и frame clk), опираясь допустим на xapp585, xapp1315. Важная деталь- выравнены ли длины сигналов на печатной плате для каждого канала. И как указали выше -автоматическая подстройка задержек для одного канала. Такой модуль используется для всех остальных каналов. Это все необходимо разработать, отладить. У xapp'ов есть исходники с констрейнтами.
  7. Небольшие изменения в проекте: 1. BUFIO нормально оформить, 2. BUFR на вход подать сигнал d_aclk, 3. ISERDESE2 дополнительно подать на вход DDLY <= d_aclk, (D <+ aclk, DDLY <= d_aclk,) Возможно еще клоковый буфер исправить на IBUFGDS
  8. Это ограничения Вивадо AR#54795 https://www.xilinx.com/support/answers/54795.html [Drc 23-20] Rule violation (RTSTAT-5) Partial antenna https://forums.xilinx.com/t5/Implementation/Drc-23-20-Rule-violation-RTSTAT-5-Partial-antenna/m-p/465314#M9205
  9. Даташит версии С (версия D c 2018г) говорит только о двух ВЧ выходах (>1000 Mhz) OUT1,OUT2. А вот откорректирована ли вся документация (и киты) , в тч и AD9528 Evaluation Software- это вопрос? И какой буквы изделия приобретает потребитель?
  10. 1. Можно, чтобы проверить мах вых частоту в данном режиме OUT0, понизить до 1 Ghz или около. 2. По даташиту также сказано, что самые высокие частоты (>1200 Ghz) поддерживают только выходы OUT1,OUT2, см tabl.2, p.5 tabl.11, p.9, tabl. 12, p.10 Те, наблюдается противоречие, тк в других местах даташита OUT0 высокочастотный 3. Красным цветом Tools отмечает проблемные места- в программировании PLL1.
  11. 3. И, конечно, рассмотреть переход к DDR3 SODIMM.
  12. Если использовать только один ранк (тогда обьем памяти будет в 2 раза меньше). Такой вопрос уже поднимался. 2. Переработать схему модуля (снять 8 микросхем памяти, оставить 8). Встречаются модули где не установлены 8 ис памяти. См. даташит Viking INDUSTRIAL TEMPERATURE DDR2 UNBUFFERED SODIMM VR5DUxxxx18xxx
  13. Не поддерживает MIG 7 Series SODIMM DDR2 Dual rank. https://www.xilinx.com/support/answers/54025.html https://www.xilinx.com/support/documentation/ip_documentation/mig_7series/v2_2/ds176_7Series_MIS.pdf
  14. Первый указанный модуль- 1 ранк, второй- 2 ранк.
  15. Также надо добавить резисторы на входах FLASH D3, FLASH D2 и FLASH CS микросхемы транслятора, как требует стандартная схема подключения флэшки. Выходные сигналы ФПГА имеют питания разных банков. Сигнал fpga CCLK имеет питание банка 0, остальные 5 сигналов банка 14. Необходимо проверить что питание банков 0 и 14 есть 1.8v .
  16. Действительно, есть какието проблемы и сейчас. Проект данного SoC закрывается. На маузере, где evaluation module XEVMK2LX указано-discontinued.
  17. Коллеги, У TI есть Multicore ARM Keystone II SoC 66AK2L06 c с интерфейсом JESD204. Ктонибудь использовал его в своих проектах для подкдючения HS ADC,DAC? Какие трудности ждут на этом пути? На первый взгляд представляется, что этот путь дешевле и менее трудоемкий, чем путь с FPGA плюс JESD204 ADC. http://www.ti.com/lit/ml/sprt713/sprt713.pdf
  18. Еще можно просмотреть Подобные темы на Xilinx форуме.
  19. Можно посмотреть еще xapp1330, также на эту тему. xapp1330- Asynchronous Data Capture using HS SelectIO Wizard.
  20. Здесь делают различные SoM модули на базе Xilinx продуктов. Только форм фактор другой. Приводится документация: схемы и тд. https://shop.trenz-electronic.de/en/Product...tex-UltraScale/ Потом и российское изделие есть http://metrotek.spb.ru/cyclonevsom.html Еще продукт https://www.criticallink.com/product/mitysom-5csx/ https://www.altera.com/products/soc/ecosyst...on-modules.html
  21. https://www.xilinx.com/support/download/ind...es-devices.html Эта ссылка уже приводилась... Увы!
  22. Если на Xilinx forum посмотреть, а потом и этот вопрос поместить...
  23. Xapp1315 возможно поможет. https://www.xilinx.com/support/documentatio...tiplication.pdf
  24. Уровень интеграции- КОЕЧТО значит. Это наша перспектива.
×
×
  • Создать...