Перейти к содержанию
Поиск
    

Jools

Свой
 Профиль  Обзор контента

  • Постов

    387

  • Зарегистрирован

  • Посещение

 Тип контента 

Сообщения, опубликованные Jools

  2. Опубликовано · Пожаловаться

    Привет Всем!

    Присоединяюсь к постам(в том числе своим :bye:)  **дцатилетней давности. За эти годы форум сильно подрос и стал, наверное, единственной площадкой объединившей абсолютное большинство профессионалов постсоветского пространства и взрастившей несколько поколений молодых специалистов(одним из которых был и я когда зарегистровался на форуме).  В преддверии Нового Года, хочу пожелать создателям, модераторам и участникам, прежде всего, творческих успехов, достойных увлекательных проектов и профессионального роста. Если болеть, то только своим любимым делом, но так, чтобы не перегореть. Окунаясь с головой в работу, не забывайте, что Вас окружают родные, друзья, семьи. Вообщем, всем здоровья, хорошего настроения, оптимизма и финансового благополучия!

    С Наступающим!

     

  4. Опубликовано · Пожаловаться

    17 hours ago, yes said:

    причем начинают сразу с комментов :)))

    -------------------------

    от Jools хотелось бы услышать рабочие частоты, если предположить, что мегагерц двести, то и 130нм может хватить... (сам 6 виртекс 90 нм, учитывая что в ПЛИСине левого кремния 80%, то технология АЗИК явно может быть не тоньше 90, если стараться, то и в 180 можно и может еще толще)

    но согласен с тем, что нужно договариваться, причем я бы делал это с импортными конторами или закладывал бы вероятность риска в общение с отечественными

    по производству (130нм GF) - скорее всего тестового прогона (идет внагрузку к изготовлению масок) с 3-мя пластинами хватит на 10-20 тыщ. там стоимость где-то 100к евров вместе с масками

    ну и сколько отдадите за подготовку к производству - хз,  это типа бизнес. полагаю, у буржуев не меньше 0.5 ляма евров будет - прогон тулзов, штук 5 инженеров (если есть контора, которая специализируется на трансляции ФПГА и имеет готовые аналоги DSP48 / памятей / ПЛЛ - может дешевле, не знаю такой конторы, никогда не транслировал FPGA в ASIC as is - все-таки при такой стоимости код можно и подправить)

    еще сделать корпус и вставить - деньги

    то есть в 1М евро, если удачно все сложиться можно уложиться и цена будет 50 евро/чип - но это оптимистический прогноз

     

    upd: погорячился с виртекс 6 - он все-таки 40nm (а кажется, что так давно его пользовал). но все-равно, считаю, что АЗИК можно сделать для более толстой технологии (причем на несколько поколений)

     

    Спасибо за развернутый ответ.  Я понимаю, что расценки расплывчаты, теперь, хотя бы буду видеть некие ориентиры.

    Алгоритм в ПЛИС работает на 200МГц. Разгонять не надо.  На самых скоростных падах не более 100МГц. В чистом виде DSP48 не нужен,  необходимо ядро умножителя. Память обязательна. От PLL, скорее всего, тоже можно будет отказаться.

    Главное понял, что ориентироваться надо на импортный дизайн центр и тщательно прорабатывать договор.

     

     

  5. Опубликовано · Пожаловаться

    Привет, профессионалы!

    Имеется проект Virtex6 240 000 ячеек, полностью РТЛ (без IP-ядер). Задействована большая часть блоков памяти, DSP и несколько PLL.
    Хочется все это затолкать в АСИК. Интересует ориентировочная финансовая сторона вопроса, а именно:
        1. Разовые затраты на проектирование и подготовку производства? (Стоимость услуг дизайн-центра, какие-то платежи на подготовку производства и т. д.)
        2. Теперь, не вкладывая затраты из пункта 1 в стоимость, мы хотим выпустить партию асиков 10-20 тыс. штук. На какую себестоимость чипа можно рассчитывать? (Сколько надо будет заплатить фабрике за выпуск данного количества чипов).

        Понятно что все индивидуально, но, наверняка, имеются люди с опытом, которые дадут близкую к реальности оценку вышеуказанных затрат.

        Пожалуйста, подскажите!

     

  6. Опубликовано · Пожаловаться

    On 11/6/2019 at 9:04 PM, T-101 said:

    Это так называемый "Синоним". Объединяет две цепи в одну для редактора печатных плат и моделировщика. Находится в библиотеке Standart, если я ничего не путаю. Сам никогда не использовал.

    К своему величайшему сожалению :dash2:,  не нашел ни библиотеки стандарт, ни элемента с похожим именем во всех имеющихся у меня библиотеках.

    Если кому несложно, вышлите "синоним" в личку.

  7. Опубликовано · Пожаловаться

    Всем привет!

    Правильно ли я понимаю, что на приведенной во вложении схеме выделенный красным элемент осуществляет виртуальный разрыв проводника?

    Т. е. проводнику присваивается два алиаса (удобно для некоторых случаев) и DRC при этом не ругается, что у проводника несколько алиасов.

    Этот элемент можно найти в стандартных библиотеках cadence?

    Или если делать самому, то он выраждается в элемент с двумя одинаковыми выводами? Не будет ли проблем с DRC (в частности, что футпринта у элемента нет)?

     

    Спасибо.

    aliases.PNG

    net.PNG

  8. Опубликовано · Пожаловаться

    Добрый день!

        Приглашается компания или частное лицо для творческой переработки
    имеющейся документации на производство изделия (FPGA Zynq 7035 +
    RF SOC AD9361).

        Кому интересно - пишите в личку, обсудим детали.

  12. Опубликовано · Пожаловаться

    Привет!

     

    Проконсультируйте дилетанта:

     

    Fujitsu производит 8-битный 56Gs/s АЦП. Возможно ли производство аналога/копии в России?

    Какие проблемы вообще будут стоять перед разработчиком данного чипа (отсутствие отечественных IP-ядер (наработок), недостижимость из-за отсутствия производств по требуемым технологическим нормам) ?

     

    Получится ли выпустить данный чип, в случае если (чисто гипотетически) купить данное IP-ядро у производителя?

     

    Заранее спасибо.

  14. Опубликовано · Пожаловаться

    Как и любые другие сигналы с MF-TDMA режимом доступа ))), а так, в общем-то, вопросы демодуляции в пакетном режиме здесь также обсуждались

    Начал разбираться с DVB-RCS2, у пакетов с различными waveform id - различные преамбулы. Преамбула и постамбула в пакете тоже могут различаться. Хочется услышать некий оптимальный алгоритм нахождения пакета и определения его waveform id.

     

  17. Опубликовано · Пожаловаться

    useronforum, попробуй Electric. Он бесплатен (требует установленную java). Синтезирует VHDL, Verilog в транзисторную топологию. К нему и примеры проектов найти можно. Насколько мне известно, его используют в западных институтах для обучения проектированию чипов.

     

  20. Опубликовано · Пожаловаться

    Привет!

     

    Помогите конвертировать библиотеку из Eagle в Altium.

    Говорят 14-й Альтиум имеет встроенный Eagle конвертер.

     

    В библиотеке PCB антенна - боюсь напортачить перерисовывая ее вручную.

     

     

    Может у кого есть готовые футпринты для альтиума с PCB антеннами на 2.4ГГц?

     

     

    Заранее спасибо.

    ant_planar_1.zip

  21. Опубликовано · Пожаловаться

    Сталкивались с этим года 3-4 назад(Quartus 9). Декриптовали корку (с помощью местных средств) - помню был косяк в реализации Avalon'а.

    Часть данных (помоему 6 байт) с конца первого пакета попадала в начало второго и т д.

     

    Качество исходников самого fft оказалось тоже не на уровне.

    Вообщем забили мы на это ядро и написали свое.

     

    Если все же хотите запустить альтеровское ядро, то декриптуйте его и удалите Avalon (сделайте свою обвязку).

     

     

  22. Опубликовано · Пожаловаться

    Бинарная PSK со сдвигом на Pi/2.

     

     

     

    Да, вся фишка в этом. Ну с секцией SOF понятно. А с секцией PLSC, посмотрите, набег фаз между двумя первыми и двумя последующими точками этой секции должен быть одинаковым по модулю. Понятно, что это условие будет выполняться и при значительных отстройках частоты несущей.

  24. Опубликовано · Пожаловаться

    С другой стороны, зачем Вам такая помехоустойчивость, если при 3-4 дБ Вы все равно не сможете обработать сигналы с модуляцией выше QPSK (8PSK/16APSK/32APSK)?

     

    Мне хочется разобраться с принципом работы, идеи взятые отсюда могут пригодиться в других местах.

  25. Опубликовано · Пожаловаться

    Я несколько по другому это все делал. Коррелятором определял начало фрейма - SOF, 26-ти символов для этого достаточно, затем когерентно демодулировал PLS фрагмент и корреляционно декодировал его, тем самым определяя параметры модкодов.

     

    Да, это первое простое решение которое приходит в голову. Только декодер PLS также можно сделать битовым. Что-то вроде перемножения четных 32 бита из 64-х на матрицу Адамара. В итоговой матрице находим наибольший элемент - его индекс и есть модкод и т.д.

     

    Но хотелось бы разобраться с сабжевым коррелятором. По оценкам (если память не изменяет) он работает при соотношении с/ш 3-4дБ и больших расстройках по частоте (5 МГц у сигнала 25 Mbaud).

×
×
  • Создать...