RobFPGA

Возможно ли задать опцию компилятора keil для того чтоб он использовал апаратный стек для переменных reentrant функций, а не програмную эмуляцию. Проблема - при использовании RTXtiny при смене task переключение програмного стека автоматом не происходит. Rob.

Имеем ADuC841 с внутреней XRAM 2k. К кристаллу снаружи прицеплена по порту 0 MAX3000 обращение к которой планировалось как к внешней PDATA, при этом хотелось использовать и порт P2 и встроенную XRAM для своих целей - clr EA ;запрет прерываний mov CFG841,#10h ;отключение внутренней XRAM movx @R0,a ;запись в CPLD ;movx a,@R0 ;или чтение из CPLD mov CFG841,#11h ;включение внутренней XRAM setb EA ; разрешение прерывааний продолжение работы При этом в описании на чип сказанно что .. при обращении к внешней PDATA сигналы на порту P2 не трогаются.. А я наблюдаю при этом на прту P2 диаграму как при обращении к внешней памяти :-((( Мало того при включеной внутреней XRAM и при обращении к ней по movx a,@DPTR я тоже вижу на порту P2 диаграму как при обращении к внешней памяти. Я в растерянности . Абзац!!! Rob.

Качать можно с www.aldec.com Там можно взять Web версию. Лекарство и полную весию (600 M!!!) можно найти на различных ftp. Посмотри форум - Новости ftp - или поспрашивай. Я качал с laogu но он помойму умер. ActivHDL удобная оболочка для ввода и симулирования проектов графически (схема или граф автоматов) или на verilog, VHDL языках. Позволяет выполнять очень качественную документацию. Rob.

Приветствую ! Вам подойдет AcrivHDL . С точки зрения оформления очень удобно и настраеваемо. Rob.

Для ввода проекта и функциональной симуляции ActivHDL самое то, НО для симуляции пост PR временных моделей, особенно если проект большой, лутше всеж ModelSim. Rob.

Есть проект на EPM3256 сделанный на verilog в ActiveHDL 6.2 Функциональная симуляция в ActivHdl проходит, а при попытке симуляции после разводки в Qurtus 4.1 вешается на этапе чтения файла временной аннотации. Причем сначала жует что-то минут 5, а потом выдает ошибку чтения файла sdo. И это на маленькой CPLD. В ActiveHDL 6.3 та же проблема. В ModelSim Designer 6.0 проект симулируется на ура. Кто то проводил постP/R симуляцию похожих проектов в ActiveHDL ? Может это как-то лечится ? P.S. Мечты – если б к симулятору ModelSim да оболочку ActiveHDL….. нет в мире совершенства :-( Роб.

У меня была ситуация когда микросхемы LP3966 питающие XILINX самостоятельно выключались на 10-50 мксек. под действием помех по входной шине питания 3.3 V. При этом ток потребления был в пределах 0.5 А Вылечилось заменой на LT1764 и TPS75601 Rob.

Для лекарства - надо добится чтоб Eval выругался что мол time expired. Для етого я дату на компе крутил. После чего меняеш в xlmeta.dll 00004DBF: 74 75 и все ОК. Делал по быстрому для себя, поэтому такая непонятная процедура. Успехов! Rob.

Приветствую Всех! Основные глюки и неудобства которые мне не нравятся в симуляторе ActivHD- В verilog симуляторе периодически появляется глюк неправильной обработки дельта цикла - тоесть в такой конструкции за oдин такт Clk reg3 иногда принимает значение reg1 а не reg2. always @(posedge Clk) reg2<=reg1; always @(posedge Clk) reg3<=reg2; Очень медленый рестарт симуляции. Постоянные изменения в поодержке различных конструкциий языка от версии к версии (невсегда понятные) на конструкцию - always @(DA or DB or ni) begin wpa=DA[(ni*4+3):ni*4]; wpb=DB[(ni*4+3):ni*4]; end в версии 6.3 ругается так как считает что выражение (ni*4+3) должно быть костантой, хотя в v6.2 это работает без проблем Rob.

Приветствую Всех! Кто что может сказать о ModelSim Designer 6.0a с точки хрения создания проэктов и последующей имплементации. Так как я работаю ActivHDL в котором к сожалению немало глюков в симуляторе.А симулятор в ModelSim мне больше нравится, особенно при симуляции больших проэктов. Роб.