Перейти к содержанию
    

Angel

Свой
  • Постов

    107
  • Зарегистрирован

  • Посещение

Весь контент Angel


  1. Cypress Semiconductor Corporation (Ukraine Solutions Center), г. Львов, приглашает на работу специалистов. Информацию о компании вы можете найти на сайте. Требования: Analog_Design_Engineer__MTS_.pdf Analog_Design_Engineer.pdf Условия: Возможность карьерного и профессионального роста. Конкурентоспособная заработная плата (зависит от результатов собеседования). Полный рабочий день. Удаленная работа и совместительство исключены. Для всех соискателей обязательным требованием является желание активно и ответственно работать и учится. Ваши резюме направляйте в личку.
  2. Как настроить проект, чтобы при копировании папки проекта в другое место, Modelsim не выдавал ошибку что не может найти файл? Потому что ищет его по старому пути. Спасибо.
  3. На ФТП лежит QuestaSim 6.2e. Кто нибудь ставил? Есть ли в этой версии такие же проблемы с зависанем?
  4. Все откопилил, ошибок не было, только почему в названиях файлов некоторых директорий (в названиях которых есть "_ver") иероглифы?
  5. Cтавил ModelSim6.2c, потом Questasim 6.2с - результат их работы такой же как и ModelSim 6.2b. Поэтому откатился на Questasim 6.1g - пока полет нормальный.
  6. Кормитть Визард этим файлом не надо. Создай в системе переменную LM_LICENSE_FILE и пропиши путь к полученому license.dat. У меня например так: LM_LICENSE_FILE = C:\FlexLM\license.dat. Потом запускай ModelSim - все должно работать.
  7. Если точнее то убиваю не процессы, а задачу Modelsim Se Plus 6.2b
  8. Поставил недавно ModelSim 6.2b, ОС - W2K SP4. Но через произвольный период времени он почему то зависает. Приходится убивать процес и перезапускать программу заново. С чем это может быть связано????
  9. Как уже сказал, я заупскаю симуляцию из Xilinx 7.1, думаю он должен сам все подготовить для ModelSim-а без дополнительного вмешательства с моей стороны. И ModelSim наверно сам бы перекомпилировал то что ему нужно.
  10. Есть ядро и тестбенч для него. Функциональная симуляция проекта проходит успешно. Но когда пытаюсь сделать Simulate Post-Fit VHDL Model получаю ошибку: # ** Error: (vsim-3732) testcrcsw.vhd(39): No default binding for component at 'u1'. # (Port 'crcswo' is not on the entity.) # Region: /test/u1 # ** Error: (vsim-3732) testcrcsw.vhd(39): No default binding for component at 'u1'. # (Port 'crcswi' is not on the entity.) # Region: /test/u1 Симуляцию запускаю с Xilinx 7.1. Может кто с таким сталкивался, в чем проблема ??????
  11. Поставил сервис пак для 6.1 - не помогло.
  12. В какой версии Xilinx ISE можно работать с ПЛИС CoolRunner-II XC2C64A в корпусе QFG48. В Xilinx ISE 6.1і таких корпусов нет, впрочем как и XC2C64A.
  13. А почему тогда в папке Xilinx есть подкаталог SpartanXL, в котором лежат bsd и еще какие то файлы???
  14. Но в документации на 7.1 я также не нашел упоминания на SpartanXL: The ISE™ software supports the following device architecture families: FPGAs Spartan-II™ Spartan-IIE Spartan-3™ Spartan-3E Spartan-3L™ Virtex™ Virtex-E Virtex-II™ Virtex-II Pro™ Virtex-II Pro X Virtex-4™
  15. Надо сделать проект под SpartanXL. Но когда создаю проект и выбираю семейство ПЛИС то там нет SpartanXL. Во время инсталяции также не предлагало выбора установки файлов для этой ПЛИС. Что нужно сделать для возможности работы с этой микросхемой?
  16. type a is record sck : std_logic; a1 : std_logic; end record; type b is record b1 : a; b2 : std_logic; end record; Компилятор не понимает такую конструкцию, выдает ошибку ERROR:Xst:839 - Signal is not defined: b.b1, описание которой я не смог найти. Кто использовал такие конструкции в среде Xilinx, поделитесь информацией.
  17. Кто делал замер потребления ПЛИС во время загрузки битового потока с конфигурационной памяти? Поделитесь информацией. Особенно интересует семейство Virtex XCV300E.
  18. Вы оказались правы, ошибка была совсем в другом месте. Я подавал "0" на reset CLKDLL через IBUF. Но почему так нельзя делать? Разве что потому что к IBUF надо подключать только PAD.
  19. В тексте программы есть такие строчки: N_LRE1 <= '0'; N_LRE2 <= '0'; Вроде бы все просто, но транслятор Xilinx-а выдает непонятно что: Checking expanded design ... ERROR:NgdBuild:455 - logical net 'N_LRE2_OBUF' has multiple drivers. The possible drivers causing this are: pin G on block XST_GND with type GND, pin PAD on block U2/N_LRE2_OBUF with type PAD ERROR:NgdBuild:462 - input pad net 'N_LRE2_OBUF' drives multiple buffers. Possible pins causing this are: : pin I on block N_LRE1_OBUF with type OBUF, pin I on block N_LRE2_OBUF with type OBUF, pin I on block U2/rstpad with type IBUF ERROR:NgdBuild:466 - input pad net 'N_LRE2_OBUF' has illegal connection. Possible pins causing this are: pin G on block XST_GND with type GND ERROR:NgdBuild:466 - input pad net 'N_LRE2_OBUF' has illegal connection. Possible pins causing this are: pin G on block XST_GND with type GND ERROR:NgdBuild:466 - output pad net 'lock' has illegal connection. Possible pins causing this are: pin I1 on block res/_n00001 with type LUT2 Кто может обьяснить в чем проблема?
  20. Где можна найти раскладку полного порта (25 контактов)? <{POST_SNAPBACK}> Есть такое http://www.bnoack.com/index.html?http&&&ww...32-port-25.html. Думаю что это то про что Вы говорите.
  21. Где можна найти раскладку полного порта (25 контактов)?
  22. Пробовал на 286 и 486 все рабоает. Думаю не в задержках дело.
  23. 1. А какие это все предусмотренные сигналы? 2. Я запускаю программу в чистой дос. Потому как на машине винта нет и не нужно - программа грузится с дискетки. 3. Это тоже пробывал - ничего :(
  24. На маме есть COM2 но ек выведен наружу. Я сделал кабель на 25 и подключил на этот порт. Потом сделел заглушку и проверил порт Checkit-ом - все тесты отлично прошли. Но с устройством все равно не работает :(
×
×
  • Создать...