Добрый день. Прошу помощи в написание модуля Verilog.
Есть код на C, обычный ногодрыг для МК atmega328.
static void init_latch(void)
{
SET(LAT);
_delay_us(1);
SET(DCK);
CLR(DCK);
SET(DCK);
CLR(DCK);
SET(DCK);
CLR(DCK);
_delay_us(1);
CLR(LAT);
}
Так вот вопрос, как в модуле Verilog сделать тоже самое?
module pulse_init(clk, enable, lat, dck);
input enable; //нужно этим входом включать этот модуль
input clk;
output lat;
output dck;
always @ (posedge clk)
lat = 1;
dck = 1;
dck = 0;
dck = 1;
dck = 0;
dck = 1;
dck = 0;
dck = 1;
dck = 0;
lat = 0;
endmodule
Это естественно не работает. Прошу сильно не пинать, Verilog я только начал изучать. И немного не доганяю, как организовать ногодрыг.
Заранее спасибо.
