Asb

TePro совсем закрылось? Если есть информация поделитесь пожалуйста.

Вопрос собственно по организации работы. Возможно ли заставить оболочку использовать относительные пути при создании проектов (скажем относительно ${workspace_loc})? И более общий вопрос. Как удобнее создавать workspace: в структуре каталогов проекта Vivado или строить для SDK отдельную независимую структуру каталогов?

Благодарю за пояснения.

Потихоньку знакомлюсь с SystemVerilog. Вопрос собственно в том можно-ли с помощью параметров интерфейса добавить / исключить сигналы. К примеру в шине AXIS подшина USER может иметь разный размер или отсутствовать вовсе. Порадовавшись поддержке generate в интерфейсах получил... interface axis_if #(parameter int DATA_W = 16, USER_W = 0) (input wire logic aclk, aresetn); logic[DATA_W-1 : 0] tdata; logic tvalid, tlast, tready; logic[USER_W-1 : 0] tuser; if (USER_W > 0) begin modport m ( input tready, output tdata, tvalid, tlast, tuser ); modport s ( input tdata, tvalid, tlast, tuser, output tready ); end else begin modport m ( input tready, output tdata, tvalid, tlast ); modport s ( input tdata, tvalid, tlast, output tready ); end endinterface Код синтаксически верный, но не рабочий. Полагаю из-за дополнительного уровня созданного generate. Очевидное решение с созданием разных modport душу как-то не греет. В общем хотелось-бы понять как делать правильно.

Действительно в стандарте illegal. Но нет ни ошибок ни предупреждений пока не меняется разрядность. Т.е дублирование строк деклараций ни к чему плохому не ведет. А что wire, что reg синтезатору видимо поровну... Изначально вопрос возник отсюда `AXI4L_WIRE_BUS(m_tcp0_ctrl 16, 32, s_ctrl_aclk, s_ctrl_aresetn); `AXI4L_WIRE_BUS(m_tcp1_ctrl, 16, 32, s_ctrl_aclk, s_ctrl_aresetn);

С Verilog'ом знаком весьма поверхностно. Вопрос видимо детский... Но не понимаю wire a; wire a; reg a; У Vivado синтаксис этого фрагмента вопросов не вызывает. В результате а будет wire или reg? И что вообще происходит с повторным декларированием сигналов в Verilog и, кстати, в SV?

Я работаю в маршруте с DC. Без перехода на DxD выше 2.6 не получится. По общему впечатлению от 2.6 показалось, что оно того не стоит. Начинаю задумываться о Cadence.

Понятно. Видимо в VX2.3 не получится.

Ну да о тех самых R.., C.., D.. Но я что-то не соображу как передать Silkscreen в 3D.

Это конечно хорошо. НО почему не сделать НОРМАЛЬНЫЙ экспорт в STEP. В Cadense есть, в Алтиуме есть, у всех есть. У Ментора нет. Вопрос риторический.

Чем бы его еще посмотреть. Solid + CircuitsWorks многовато будет.

Xpedition не передает RefDes'ы при формировании STEP'a. Это по религиозным соображениям? Вроде даже была IDEA D15037. К сожалению сейчас не получается посмотреть чем там дело кончилось. Может быть есть самописные скрипты для экспорта. Или как вариант - простой (и желательно бесплатный) viewer для IDF/IDX?

При Move, если использовать контекстное меню, сносит полюбому - курсор то смещается. В dynamove - да не сносит.

Подскажите пожалуйста, можно-ли настроить Layout таким образом, чтобы при выполнении команды Move группы объектов эту группу вначале не сносило к положению курсора. Собственно это происходит и для отдельных объектов, но там это напрягает несколько меньше.

Теперь сошлось. Спасибо.

У меня не влияет. У Вас получается очистить список али нет ?

"Индийская национальная изба. Фиг-вам называется" (с). VX2.3 32bit. А у Вас это срабатывает ?

Подскажите пожалуйста, как удалить из проекта ненужные "запчасти" - компоненты из группы Spares Component Explorer'a ?

Эмм... CAM350? А вот насчет Экспедишин FabLink не знаю.

Подскажите пожалуйста есть ли способ изменить имя .bit файла который формируется Vivado'й при запуске из оболочки команды Generate Bitstream ? Ну или имя TOP модуля. Нужно чтобы имя .bit файла отличалось от имени файла, содержащего TOP модуль.

История вопроса: Есть иерархический проект (EE7.9.5-DC), содержащий несколько идентичных функциональных групп. Соответственно компоненты имеющие на схеме группы RefDes'ы R1, R2, C1, C2 и т.п. приобретают в проекте вид #AAn-R1, #AAn-R2, #AAn-C1, #AAn-C2. Именно эти длинные обозначения попадают в Silkscreen и ... не помещаются. Что хочется: А хочется нарисовать контур вокруг функциональной группы, написать рядом с ним #AA1, а внутри оставить надписи R1, R2, C1, C2. Подозреваю, что без скриптов не обойдется, но пока идей ноль. Пожалуйста, подскажите куда копать. А может есть готовое решение ?

У нас клеили циакрином (цианакрилатом)

Две FPGA объединяются в церочку без проблем. По поводу QSPI - не знаю - используем режим BPI при этом Flash подключения к JTAG не имеет.

Разборные соединения по ГОСТ 2.710-81 обозначаются XT. Но я совсем не в теме электротехнических шкафов и, возможно, не правильно понял вопрос.

Вопрос касается в основном вариантов установки. Допустимо ли в тех. требованиях делать ссылки на зарубежные стандарты и инструкции производителя ? Ну и буду признателен за примеры оформления тех.требований для изделий с импротной ЭКБ.