Лидеры

Благодаря @Gas Wilson Windows версия залита в upload.

1. Главной проблемой была некорректная работа Hierarchy Updater’а: пока он не может корректно построить дерево проекта в тех местах, где в VHDL используются внешние модули (Verilog / IP-Core), но об этом я уже писал. 2. Для некоторых может быть непривычно и неочевидно, что (в строгом соответствии с VHDL’93) при использовании entity из библиотеки Work, необходимо указывать: library work; use work.all; 3. Несколько напрягает, что все справочные материалы на китайском. 4. Немного изменилась работа с атрибутами: для VHDL необходимо использовать Syn_* атрибуты (на 2023.1 достаточно было использовать PAP_* атрибуты – тогда было меньше warning/info о преобразовании Syn_* атрибутов в PAP_*). С другой стороны в ADS_Synthesis_User_Guide.pdf добавлено очень подробное описание правил применения Syn_* атрибутов с примерами на каждый случай. Но главной проблемой был п.1, т.к. приводил к падению Compile с «internal error» без объяснения причин падения. Отмечу, что Pango Micro старается сделать PDS/ADS лучше, с каждым шагом (2022.2-SP4->2023.1->2023.2-SP1) я отмечаю существенные сдвиги в лучшую сторону.

Переложил в /pub/FPGA/_PangoMicro_/Software/PDS_2023.2-sp1/Windows

Поделюсь своими наблюдениями по PDS 2023.2 SP1 (относительно PDS 2023.1): 1. общее время компиляции проектов для Titan-2 уменьшилось где-то на 25% (чуть по разному для разных стадий, преимущественно за счёт резкого снижения Kernel-time). 2. чуть меньше стало потреблять ОЗУ при компиляции проекта. 3. "Beta" поддержка VHDL'1993 вполне рабочая* (напоминает ISE 14.7). 4. поддержка Verilog тоже заметно улучшилась. 5. Debugger - явно делался на основе исходников ISE Chip Scope (некоторые служебные следы, оставляемые в Windows, у обоих программ крайне похожи). Местами Debuger продвинулся дальше, но куда-то исчезла возможность не использовать всю выделенную память под сбор данных. * - есть ошибка при direct instantiation IP-Core (дочерние файлы IP-Core PDS не видит). Лечится ошибка добавлением в проект Verilog-файла в котором используется то же IP-Core. При этом Verilog-файл может не использоваться в самом проекте.

Обратитесь к A_D (выше) он спец в этом вопросе.

Что это было? Что за выброс энергии? Вы хвастаетесь? Жалуетесь? Или поучаете?

На ноль делить нельзя. Любой школьник это знает..

Тем более, что значения ppm у них в одном диапазоне. Если уход составил 3 секунды в сутки, то тут либо неверно выставленный делитель в настройках, либо кварц нагружен слишком большим конденсатором, либо "случайно" изменили регистр программной калибровки. Ну или кварц очень не очень. Кстати, еще бывает, что несмытый флюс гадит... Вообще, есть в этом МК регистр калибровки в единицах ppm. (1 ppm = 0,000'001). 3 секунды в сутки - это около -35 ppm. Значит, регистр калибровки нужно настроить на +35 ppm.

Поставить щуп на ножку PC13 и измерить. А если у вас реально производство, то делается оснастка для контактирования, никаких проблем.