new123

спасибо. руководствуюсь именно этим. И там действительно есть раздел про тактирование. И про схемы разводки на много QUAD и на один QUAD и тактирование с двух опорников. Но как то прям про выбор клока не вычитал. Возможно ли pll подать или нет

Коллеги, день добрый. В Xilinx не сказать бы что я новенький, но еще не навострился. Не подскажите, могу ли я затактировать трансивер от обычной xilinx pll? Или нужно обязательно подать dedicated reference clock с соответствующих пинов? В альтере хороший мануал был, там прям схемы тактирования на рисунках наглядно. и PLL подать можно. А тут как то не найду. Но и искал не больше часа

я кстати сразу решил поискать этот констрейн на клок, но не нашел

а констрейны вивады и ise разные вещи получается? я просто ни разу ise не открывал

а вы кстати констрейны на его cdc переписывали? )

я там свое сообщение дописал, возможно вы не увидели. если скажите какой исходник, я его мейкну быстро и могу показать wave как оно работает и еще констрейны для rgmii phy приложил, я так понял у вас речь про него (судя по тому, что вам нужен input_delay). для MAC, где rgmii в axis конвертится, инпуты вроде не нужны

Я ргмии его не юзал. Только xgmii и весь axis. Констрейны поставляются в скрипте tcl. Нет их там для rgmii? До офиса доеду, гляну В целом у всей либы есть вопросы. Я даже делал реквесты с изменениями на его репо А либа хороша, что для неё есть вся обвязка питоновская для симуляции в cocotb Не могли бы скинуть точную ссылку на исходник переходник нужный? Запущу симуляцию его гляну https://github.com/alexforencich/verilog-ethernet/blob/master/syn/vivado/rgmii_phy_if.tcl Не ваши констрейны?

чисто ради интереса, а на асик тоже вы портировать будете?

Давайте больше данных ) Во время старта ПК, bios начинает через какое то время проводить pcie enumeration, он там обычно пишет слева внизу. У платы в этот момент должно быть готово питание и она должна с этого момента в течении 100млсек пройти обучение. Такой вроде стандарт. Чтобы плата умела при подаче питания пройти enum, как минимум она должна уметь hot plug через свой пин делать и линукс должен быть тоже сконфигурирован. Надо проверить вводные данные.

вы же сами ответ написали ) echo 1 > /sys/bus/pci/rescan если плата до этого уже была на pcie, то желательно перед этим сделать ее remove таким же способом echo 1 > /sys/bus/<путь до платы>/remove или echo 1 > /sys/bus/<путь до платы>/unbind соответственно, если на нее подцеплен еще драйвер, то и его заранее выгрузить желательно, чтоб ресурсы отдал

делал эксперимент. На альтере со стороны линукс все прооптимизировал, чтобы не было никаких доступов к памяти и тд. И начал нон стоп писать в pcie счетчик 4-х байтовый. В ПЛИС регистрировал счетчик и пропуски. Цель была - летенси записи померить. Можно было достичь пропуска, но сложно )

я пока сам докрутил. Но опять же, возможно мне надо более глубже его репо просмотреть, минут 15 по свежему побегал, пока не нашел

phy мы подразумеваем альтеровский? Тогда примерно так на RX: PHY rgmii ----> MAC rgmii, MAC rx axi -----> <обработчик пакетов> Тогда примерно так на TX: UDP out m_axi ----> MAX tx_axi, tx_rgmii ----> PHY rgmii это все глобально образно, понятно, что нужна более детальная проработка, там вон на UDP еще нужно подать IP заголовки и тд. адаптер avalon -> axi понадобится, если нужно задействовать pcie. у альтеры весь PHY на авалоне, а у Форенчича все на axi

щас гляну, как то упустил из вида ) я даже не знаю с какого бока начать отвечать ) там реализация полнценной сетевой карты, начиная от своего dma движка, заканчивая маком и своим драйвером. что из этого вставить? наверняка к циклону вы приделаете дма движок от альтеры. ну а так да, если сделать адаптер axi ==> avalon и обратно, то можно пробовать прикрутить процентов 40-60 исходников из директории rtl ) lib там тоже надо, там у них свои нужные реализации своих фифошек и тд ага спасибо. Давно я не обновлял репо ) vlan и другие всякие штуки до IP кстати до сих пор не поддерживает ни на одном уровне.

активно его юзаю, но там вроде нет tcp стэка. И udp нет. реализован только полноценный ethernet еще он больше под xil с их axi