Так понимаю что вопрос из этой же темы.
<UCLK/clkout1_buf>, driving the net, <clk>, that is driving the following
(first 30) non-clock load pins.
< PIN: f_fifo0_clk.O; >
< PIN: f_fifo1_clk.O; >
This is not a recommended design practice in Spartan-6 due to limitations in
the global routing that may cause excessive delay, skew or unroutable
situations. It is recommended to only use a BUFG resource to drive clock
loads. If you wish to override this recommendation, you may use the
CLOCK_DEDICATED_ROUTE constraint (given below) in the .ucf file to demote
this message to a WARNING and allow your design to continue.
< PIN "UCLK/clkout1_buf.O" CLOCK_DEDICATED_ROUTE = FALSE; >
UCLK - clocking wizard xilinx
clk <= clkout1 выходная частота на глобальной цепи, ей тактируются блоки внутри, но так же её надо вывести за пределы ПЛИС чере простой пин
что надо исплоьзовать что бы снять сигнал с глобальной цепи и вывести его на простой пин.