Escorial
Свой-
Постов
102 -
Зарегистрирован
-
Посещение
-
Нет, есть версии указанных библиотек под SystemVerilog.
-
Системы управления требованиями
Escorial ответил Escorial тема в Управление проектами
А Вам удалось там сделать русифицированный шаблон проекта? -
Системы управления требованиями
Escorial опубликовал тема в Управление проектами
У кого-нибудь есть опыт использования систем управления требованиями? Хочется для нового проекта попробовать использовать, но глаза разбегаются. Какую систему посоветуете? Насколько я понял из представленной в инете информации сейчас на рынке 4 основных игрока: 1) IBM Doors (бывшая Telelogic DOORS). - версия 8 представлена на FTP. 2) IBM Requisite PRO. 3) Borland CaliberRM 4) Polarion Requirements. Последние две радуют тем, что есть возможность работать через WEB-интерфейс, без установки специального клиента. Но лекартсва нет. ( RequisitePRO пощупать не получилось, но я так понял WEB-интерфейса там нет и сильно все завязано на другие инструменты от IBM т.е. ставить только ее нет смысла. DOORS - только через клиент, показалась очень тормознутой - на пустом проекте рисовала окошки секунд 10. Не думаю, что приживется. От системы хочется следующих основных качеств: 1) WEB интерфейс (или в крайнем случае мультиплатформенный клиент). 2) связь требований между проектами. 3) шаблоны требований для проектов/шаблоны проектов. 4) связь между требованиями и системой планирования задач, чтобы было возможно контролировать реализацию некоторых требований. -
Ого, сколько Вы тут без меня написали. Спасибо за участие. :) Докладываю: SM Netlist самый что ни на есть транзисторный (tranif0 и т.д. в netlist'e), естественно без реальных значений задержек/параметров транзисторов. ALL Проще всего loop оказалось отследить в IUS 5.7 - там добавилась опция +gateloopwarn (или что-то в этом роде, из дома пишу не могу точное название проверить), с этой опцией симулятор спотыкается через небольшое время и позволяет посмотреть зацикленные сигналы командой а-ля "drivers active" (будет возможность, поправлю пост на точные варианты команд).
-
Спасибо, попробую покопать в этом направлении. SM, SDF'a нет - netlist с нулевыми задержками, задача подтвердить работу логической модели (схема на транзисторном уровне). Более того, в симуляторе стоит ключ notimingcheck. Но я не вижу как это может влиять на зависание в конкретной точке моделирования (первый фронт синхросигнала) - даже если все пути с нулевым временем распространения, верхний уровень с тестбенчем, формирующим воздействия все равно никуда не деется и время будет тикать, как это нужно тестбенчу. P.S. Кстати, если забыть подключить SDF задержки все же не будут нулевые, т.к. по умолчанию в либах в specify-блоках пишут значения для typical-случая.
-
Тогда это осложнение, связанное с тем, что некоторые триггера в дизайне изменят свою полярность в результате синтеза необходимо учитывать при использовании white box подхода.
-
VMM for Low Power
Escorial опубликовал тема в Методы и средства верификации ПЛИС/ASIC
В числе фич VMM прибыло - на vmmcentral.org выложили новую книгу и (возможно) базовые классы для Low-Power проектов с отключаемыми блоками. -
Андрей, возможно у Вас ошибка (выделил жирным шрифтом). Извините за дотошность, но вдруг вы приведенные данные из исходных текстов у себя скопировали.
-
Кто как ловит combinational loop'ы?
Escorial опубликовал тема в Языки проектирования на ПЛИС (FPGA)
При цифровом моделировании netlist'a (RTL к нему увы отсутствует) симулятор ncverilog уходит в себя, начиная со скоростью мысли накручивать delta-циклы, но время моделирования при этом не продвигается. При этом место, на котором он повис почему-то не показывает. Подозреваю combinational loop'ы, можно ли их как-нибудь отследить? Другой симулятор, специальные lint-инструменты (какие именно)? -
В качестве примера BFM-чекера, можете посмотреть на ассерты для шины AMBA3-AXI. По указанному адресу нужно зарегистрироваться и тогда можно будет скавчать саму спецификацию и набор assert'ов. http://www.arm.com/products/solutions/axi_spec.html P.S. В VCS_08 есть встроенные Assert'ы на стандартные интерфейсы (USB, I2C, OCP, AXI, PCI и т.д.). Тэгами синтеза вы запретили изменение полярности триггера? У меня было пару раз после синтеза на вход внутреннего триггера приходило инверсное значение (по сравнению с RTL) и на выходе тоже инвертор стоял, а т.к. тест ссылался на само значение триггера - получалось нехорошо - на RTL тест работал, на NETLIST'e нет.
-
VMM vs OVM
Escorial ответил Escorial тема в Методы и средства верификации ПЛИС/ASIC
Спасибо, статья хорошая, давно такую искал. Во многом критика на мой взгляд справедливая. Понравилась идея портов для всех компонентов тестбенча, причем правильность их соединения проверяется во время компиляции, в то время как за то, что попадает в vmm_channel отвечает сам пользователь и проблемы вылезут только на этапе runtime. Справедливая критика в отношении нарушения принципа инкапсуляции в vmm при создании конфигурации тестового окружения, когда некоторая законченная тестовая система блока СНК не может без модификации быть перенесена в состав тестовой системы всей СНК. Видимо действительно, OVM выигрывает в идеологическом плане в части следования концепциям ООП, но на данный момент по количеству встроенных возможностей, применимости, количеству документации и простоты освоения мне ближе VMM. -
Если смотреть в сторону методологий, то в VMM есть Memory Allocation Manager, который отвечает за формирование в памяти неперекрывающихся структур и их удаления после использования. Либо можно взять его исходник и переделать под себя. http://vmmcentral.org/pdfs/using_memory_allocation_mger.pdf
-
Указанный в первом посте фильтр обновился до версии 2.2.0. заявлена поддержка Verilog-модулей, интерфейсов.
-
Спасибо всем ответившим, добавлю еще инфу почерпнутую с eda-board: NanoSim быстрее HSIM на больших проектах. Однако HSIM благодаря технологии выделения однотипных элементов быстрее при моделировании больших блоков памяти.
-
Здраствуйте, возникла необходимость моделирования большого проекта на транзисторном уровне с новыми spice-модллями транзисторов. По блокам проект разбить не получается - есть только flattern-топология, иерархия утеряна. Нужно проверить, что при использовании конкретных spice-моделей проект останется работоспособен. Всвязи с этим возник вопрос, какая программа сможет обеспечить приемлемое быстродействие на таком большом проекте? Пока склоняюсь к UltraSim, может есть что-то более шустрое в ущерб точности. Быть может есть какие-либо хитрости в самом UltraSim, чтобы ускорить процесс моделирования? Вариант mixed-mode в данном случае не подходит, т.к. есть только топология.