реклама на сайте
подробности

 
 
9 страниц V  « < 7 8 9  
Reply to this topicStart new topic
> QUARTUS, MODELSIM, Проект по переводу документации
RST
сообщение Apr 15 2014, 05:17
Сообщение #121


Участник
*

Группа: Участник
Сообщений: 39
Регистрация: 26-01-05
Из: Зеленоград
Пользователь №: 2 214



Цитата(dortonyan @ Feb 21 2014, 14:34) *
Привет всем. Пытаюсь запустить моделсим из квартуса.
Скачал последнюю 13-ю версию квартуса и моделсима с сайта альтеры. Написал простенький код на VHDL, скомпилировал, все гуд. Но при попытке запуска RTL анализа появляется окно с ошибкой о ненайденом исполнительном файле modelsim-altera:
[attachment=83333:NativeLink_Error.png]

Проверил в опциях путь, все ок:
[attachment=83334:Options.png]

Кто-нибудь узал 13-ый квартус с моделсимом? Не могу понять где косяк.


По моему решилось добавлением "\" после win32aloem
Go to the top of the page
 
+Quote Post
tems-ya
сообщение Apr 27 2014, 10:35
Сообщение #122





Группа: Новичок
Сообщений: 2
Регистрация: 13-01-10
Пользователь №: 54 768



Парни, может кто поделиться любым (хоть счетчик) готовым проектом, в котором из 13 квартуса можно в моделсиме посмотреть поведение системы на уровне вентилей. Чтобы загрузил, запустил и уведел работающий результат. Нужна рыба разобраться как эту связку можно заставить работать. Уже месяц пытаюсь побороть данную систему - дальше поведенческого моделирования продвинуться не могу...

Сообщение отредактировал tems-ya - Apr 27 2014, 10:37
Go to the top of the page
 
+Quote Post
RamZoom
сообщение May 26 2014, 09:49
Сообщение #123


Участник
*

Группа: Участник
Сообщений: 56
Регистрация: 30-03-14
Пользователь №: 81 150



А существует какая-нибудь программа автоматического формирования тестбенча verilog и (или) vhdl кода???
Go to the top of the page
 
+Quote Post
iosifk
сообщение May 26 2014, 10:02
Сообщение #124


Гуру
******

Группа: Модераторы
Сообщений: 3 682
Регистрация: 8-09-05
Из: спб
Пользователь №: 8 369



Цитата(RamZoom @ May 26 2014, 17:59) *
А существует какая-нибудь программа автоматического формирования тестбенча verilog и (или) vhdl кода???

Такого в принципе быть не может. Что-то можно сделать автоматически, но не все...
К примеру, откуда "микроконтроллер" может знать, с какой программой он будет работать?
Вот так же и Вериложный файл не может "знать" как и в каком порядке к нему будут приложены входные воздействия...

Смотрите на veriloghdl.org есть программа МЕС2012 они вроде может слепить тестбенч...

А какие проблемы есть с тесбенчем?


--------------------
www.iosifk.narod.ru
Go to the top of the page
 
+Quote Post
RamZoom
сообщение May 26 2014, 12:16
Сообщение #125


Участник
*

Группа: Участник
Сообщений: 56
Регистрация: 30-03-14
Пользователь №: 81 150



Да вот работал в квартусе со стандартным симулятором, а сейчас нужно перейти на моделсим. Посмотрел там дописывать нужно и задержки и прочее. Решил спросить по этому поводу
Go to the top of the page
 
+Quote Post
iosifk
сообщение May 26 2014, 14:05
Сообщение #126


Гуру
******

Группа: Модераторы
Сообщений: 3 682
Регистрация: 8-09-05
Из: спб
Пользователь №: 8 369



Цитата(RamZoom @ May 26 2014, 20:26) *
Да вот работал в квартусе со стандартным симулятором, а сейчас нужно перейти на моделсим. Посмотрел там дописывать нужно и задержки и прочее. Решил спросить по этому поводу

Странно...
Вот МоделСим - это как раз и есть самый стандартный симулятор...
А "дописывать" задержки там не нужно. Смотрите RTL симуляцию и если компилятор говорит, что все развел в соотв. с заданными констрейнами, то больше ничего и не нужно...


--------------------
www.iosifk.narod.ru
Go to the top of the page
 
+Quote Post
gotcha
сообщение Oct 1 2014, 12:19
Сообщение #127


Частый гость
**

Группа: Свой
Сообщений: 115
Регистрация: 19-03-06
Пользователь №: 15 389



Цитата(RamZoom @ May 26 2014, 13:49) *
А существует какая-нибудь программа автоматического формирования тестбенча verilog и (или) vhdl кода???

Возможно создание скелета тестбенча. Наприм. в Active-hdl герерируется: инстанс тестируемого модуля с объявлением портов, параметров... С помощью скриптовых языков можно прикрутить свои шаблоны, но тесткейсы придется писать самому.
Go to the top of the page
 
+Quote Post
Fitc
сообщение May 28 2015, 12:04
Сообщение #128


Частый гость
**

Группа: Свой
Сообщений: 80
Регистрация: 21-10-11
Пользователь №: 67 894



Сайт, в котором можно моделировать и синтезировать в open-source САПРах:
http://www.edaplayground.com/
Go to the top of the page
 
+Quote Post
Mikhail B.
сообщение Nov 17 2017, 20:47
Сообщение #129


Участник
*

Группа: Участник
Сообщений: 48
Регистрация: 9-11-17
Из: Ростов-на-Дону
Пользователь №: 100 129



Цитата(Esquire @ Jan 23 2005, 17:16) *
С определенной натяжкой можно считать методическим материалом по Quartus выложенное эфовцами здесь.


Здравствуйте, мне тоже очень важна и интересна эта информация. Даже готов помочь с переводом с английского.
Но эта ссылка не работает почему-то, не могу посмотреть материал. Помогите help.gif
Go to the top of the page
 
+Quote Post
iosifk
сообщение Nov 17 2017, 21:06
Сообщение #130


Гуру
******

Группа: Модераторы
Сообщений: 3 682
Регистрация: 8-09-05
Из: спб
Пользователь №: 8 369



Цитата(Mikhail B. @ Nov 17 2017, 23:47) *
Здравствуйте, мне тоже очень важна и интересна эта информация. Даже готов помочь с переводом с английского.
Но эта ссылка не работает почему-то, не могу посмотреть материал. Помогите help.gif

По Квартусу было много статей. Смотрите "Архив" на kit-e.ru


--------------------
www.iosifk.narod.ru
Go to the top of the page
 
+Quote Post
AVR
сообщение Nov 20 2017, 11:10
Сообщение #131


фанат Linux'а
*****

Группа: Свой
Сообщений: 1 108
Регистрация: 23-10-05
Из: SPB.RU
Пользователь №: 10 008



Цитата(RamZoom @ May 26 2014, 15:16) *
Да вот работал в квартусе со стандартным симулятором, а сейчас нужно перейти на моделсим. Посмотрел там дописывать нужно и задержки и прочее. Решил спросить по этому поводу

Для чисто функциональной симуляции RTL так делать не требуется.

Цитата(RamZoom @ May 26 2014, 12:49) *
А существует какая-нибудь программа автоматического формирования тестбенча verilog и (или) vhdl кода???

Только простейшие шаблоны, не думаю что ИИ развит настолько, чтобы создавать хорошие тесты.


--------------------
Go to the top of the page
 
+Quote Post
_Anatoliy
сообщение Nov 20 2017, 12:14
Сообщение #132


Утомлённый солнцем
******

Группа: Свой
Сообщений: 2 430
Регистрация: 15-07-06
Из: г.Донецк
Пользователь №: 18 832



Цитата(AVR @ Nov 20 2017, 14:10) *
Только простейшие шаблоны, не думаю что ИИ развит настолько, чтобы создавать хорошие тесты.

А что, модельсим умеет делать заготовки для тест-бенча? Редко им пользуюсь но всё же интересно. Просветите?
Go to the top of the page
 
+Quote Post
_Ivan_33
сообщение Nov 21 2017, 08:44
Сообщение #133


fpga designer
****

Группа: Свой
Сообщений: 568
Регистрация: 20-04-08
Из: Зеленоград
Пользователь №: 36 928



Сам уже думаю написать скрипт на питоне, который генерит по модулю тетсбенч, точнее его заготовку - инстанс модуля, все параметры, все входы и выходы как лоджик, тактирование, таск резета и блок ассершенов на выходы что они никогда не будут $unknown


--------------------
Go to the top of the page
 
+Quote Post
iosifk
сообщение Nov 21 2017, 08:58
Сообщение #134


Гуру
******

Группа: Модераторы
Сообщений: 3 682
Регистрация: 8-09-05
Из: спб
Пользователь №: 8 369



Цитата(_Ivan_33 @ Nov 21 2017, 11:44) *
Сам уже думаю написать скрипт на питоне, который генерит по модулю тетсбенч, точнее его заготовку - инстанс модуля, все параметры, все входы и выходы как лоджик, тактирование, таск резета и блок ассершенов на выходы что они никогда не будут $unknown


Вот гляньте бесплатное, но возможно это не все то, о чем мечталось...
Download link: http://www.veriloghdl.org/download/vtc2012setup.exe


--------------------
www.iosifk.narod.ru
Go to the top of the page
 
+Quote Post
_Anatoliy
сообщение Nov 22 2017, 06:46
Сообщение #135


Утомлённый солнцем
******

Группа: Свой
Сообщений: 2 430
Регистрация: 15-07-06
Из: г.Донецк
Пользователь №: 18 832



Цитата(_Ivan_33 @ Nov 21 2017, 11:44) *
Сам уже думаю написать скрипт на питоне, который генерит по модулю тетсбенч, точнее его заготовку - инстанс модуля, все параметры, все входы и выходы как лоджик, тактирование, таск резета и блок ассершенов на выходы что они никогда не будут $unknown

В Active-HDL я просто нажимаю кнопку Generate Testbench и вуаля, тестбенч готов...
Go to the top of the page
 
+Quote Post

9 страниц V  « < 7 8 9
Reply to this topicStart new topic
6 чел. читают эту тему (гостей: 6, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th November 2017 - 12:50
Рейтинг@Mail.ru


Страница сгенерированна за 0.01347 секунд с 7
ELECTRONIX ©2004-2016