dspx
Свой-
Постов
54 -
Зарегистрирован
-
Посещение
Репутация
0 ОбычныйИнформация о dspx
-
Звание
Участник
- День рождения 19.09.1981
Контакты
-
Сайт
Array
-
ICQ
Array
Информация
-
Город
Array
Посетители профиля
1 134 просмотра профиля
-
В меню Project->Take Snapshot создается снэпшот текущего проекта. Если хотите заменить текущий проект одним из заранее сделанных снэпшотов, переходите во вкладку Snapshots, выбираете из списка нужный, затем правой кнопкой на снэпшоте и выбираете команду Make Snapshot Current. ISE заменит ваш проект на снэпшот.
-
Сорри, не увидел что речь идет про LPDDR, слишком часто по топику сквозит DDR/DDRII. Но и в этом случае не все так сложно, как можно подумать. Тут все отличия этих стандартов http://download.micron.com/pdf/technotes/DDR/tn4615.pdf. Переделать инциализацию и диаграмму чтения не так сложно. Я долго ковырял МИГи, модуль отвечающий за арбитраж практически один и тот же. Можете сами сравнить исходники разных контроллеров. Различия в некоторых кусках конвеера управляющих сигналов, но зная как должны выглядеть диаграммы , можно доковырять логику и переделать контроллер под нужный стандарт. Понятно что при том при всем придется подкрутить констрейны. Все решаемо с помощью симуляции нетлиста бэканнотированного sdf файлом.
-
Не обращайте внимания на задержки на рисунках. Там показаны возможные случаи задержки данных, удовлетворяющих стандарту, и требуемое положение DQS, чтобы получалось стробирование данных при чтении как раз в пределах валидного окна. Наиболее простой случай для вас - берете MIG генерите DDR/DDRII контроллер, в принципе для любого кристалла, запускаете встроенный тестбенч, который пишет/читает паттерны, и смотрите глазами на диаграммы. Под Virtex4 переделать будет не очень трудно, всего-лишь выходные примитивы в IOB заменить, и возможно распределенную RAM в части чтения данных.
-
Вы абсолютно неправы. Это обычный верилог. И это не эквивалентно вашей строчке.
-
Общий случай для произвольной разрядности: assign dout = ~('h0);
-
Тогда уж Spartan-6 FPGA SP601 Evaluation Kit. В ней встроен USB-JTAG программатор. Плюс, много с чем можно поиграться из периферии * FPGA: XC6SLX16 CS324-2CES Spartan-6 * Configuration: o Onboard configuration circuitry o 8MB Quad SPI Flash o 16MB Parallel (BPI) Flash o JTAG * Memory: o DDR2 Component Memory 128MB o IIC 8Kb IIC EEPROM * Communication: o 10/100/1000 Tri-Speed Ethernet PHY o Serial (UART) to USB Bridge * Expansion Connectors: o FMC-LPC connector (68 single-ended or 34 differential user defined signals) o 8 User I/O (Digilent 2x6 Header) * Clocking: o 200MHz Oscillator (Differential) o Socket (Single-Ended) Populated with 27MHz Osc o SMA Connectors (Differential) * Display: o 4X LEDs * Control: o 4X Push Buttons o 4X DIP Switches http://www.xilinx.com/products/devkits/EK-S6-SP601-G.htm И стоит $295 у производителя.
-
Xilinx ISE 11.1 Simulation
dspx ответил boldive тема в Среды разработки - обсуждаем САПРы
assign G38=((QA[3:0]==4'h8)&&(QB[3:0]=='hF)); assign G39=((QA[3:0]==4'h9)&&(QB[2:0]=='h5)); -
Xilinx ISE 11.1 Simulation
dspx ответил boldive тема в Среды разработки - обсуждаем САПРы
Ух ты, хилые в ISE11.4 убрали testbench waveform, только сейчас заметил. Тогда может проблема в тестбенче, который вы написали? -
Xilinx ISE 11.1 Simulation
dspx ответил boldive тема в Среды разработки - обсуждаем САПРы
Проблема не в коде. Скорее всего что-то не так в остальной части. Упростите себе задачу, сделайте модуль содержащий только первое выражение и элементарный тестбенч, вектора на шины можете сгенерить pattern generator'ом. Думаю сразу все станет ясно. -
Xilinx ISE 11.1 Simulation
dspx ответил boldive тема в Среды разработки - обсуждаем САПРы
А в чем вы симулируете? В принципе, в логических выражениях вместо & лучше использовать &&. Но компилятор и так должен правильно скушать. -
В смысле, он увидится как обычный LPT программатор. Я про то, что скорость так и останется как у параллельного порта. Я так понимаю, у вас есть старый LPT->JTAG, но нет выходного LPT порта, и вы хотите поюзать USB->LPT либо, PCI->LPT.
-
Нет конечно) не будет работать.
-
Мне тоже кажется, что на таких частотах не выполнились требования СТА. Имхо, на ПЛИС при переходе одноразрядного сигнала из домена в домен , метастабильность устраняется на 2-х триггерах. Это классика, которую можно на практике даже не проверять. Даже тулзы для верификации эйсиков автоматом проверяют кросс-доменный сигнал на эту конструкцию.
-
Конечно, неплохо бы вам для начала почитать документацию на тот же спартан, чтоб более четко представлять что такое ПЛИС. Отвечая на ваши вопросы: 1. Для XC3SD1800A файл прошивки занимает 1024732 (~1МБ), для XC3SD3400A 1464860 байт. Прошивку в ПЛИС не сохраняется при выключении питания. ПЗУ вам в помощь. 2. Распиновка делается созданием констрэйн файла .ucf. В нем перечисляются, в том числе, на какие ноги заведены ваши порты ввода-вывода. Это можно сделать проще всего через Implement Design -> Translate -> Assign Package pins Post-Translate. Конечно же ПЛИС поддерживают in, out, inout.
-
Никак, можно сгенерить корку визардом, чтоб с RPM был сумматор для максимального быстродействия.