Infine 0 3 июня, 2005 Опубликовано 3 июня, 2005 · Жалоба Доброе время суток, господа. Не могли бы вы мне помочь ? Необходимо на триггерах(не важно каких) собрать делитель частоты на 27, нужна структурная схема этого устройства. Все это потом будет реализовываться вXilix на Spartan II-E. Заранее благодарен, завтра зачет по ЦУ и МП. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vovic 0 3 июня, 2005 Опубликовано 3 июня, 2005 · Жалоба По шагам 1. Посмотри лекции (или учебник) и найди как устроены двоичные счетчики. 2. Нарисуй пятиразрядный счетчик. 3. При появлении числа 26 в двоичном виде надо устроить сброс счетчика в ноль (простая схема на элементе "И") 4. Сигнал сброса лучше пропустить через D-триггер, а уже затем на сброс основных триггеров счетчика. Этот же сигнал будет поделенной частотой. А структурную схему нарисуешь сам :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
KA_ru 0 4 июня, 2005 Опубликовано 4 июня, 2005 · Жалоба emu naverno nado 50/50 ???? :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
driver73 0 4 июня, 2005 Опубликовано 4 июня, 2005 · Жалоба тоже не сложно. поставить счетчик по обоим фронтам Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
sergunas 2 4 июня, 2005 Опубликовано 4 июня, 2005 · Жалоба как ещё вариант, могу посоветовать поставить последовательно 3 делителя частоты на 3. А вариант делителя частоты на 3 сам XILINX предлагает, вот ссылка. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
mkalexey 0 15 июня, 2005 Опубликовано 15 июня, 2005 · Жалоба -- Покладов Александр -- Делитель частоты -- Выходная частота равна Fout = Fin * (cDiv / (2 ^ cRg)) -- !!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!! -- ! Fout не может быть больше Fin, т.е. cDiv < (2 ^ cRg) -- !!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!! Constant cDiv = 6; -- коэффициент деления Constant cRg = 3; -- количество разрядов в регистре фазы SUBDESIGN Fr_div ( Fin : INPUT; Fout : OUTPUT; ) VARIABLE fv[cRg .. 0] :dff; -- Регистр сумматора rgF :tff; fin_X_2 :node; -- Удвоенная частота BEGIN fin_X_2 = Fin xor rgF; -- Умножение на 2 Fin rgF.t = vcc; rgF.clk = fin_X_2; fv[].clk = fin_X_2; -- Сумматор фазы fv[] = fv[] + cDiv; Fout = fv[cRg]; -- Выход частоты END; Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 15 июня, 2005 Опубликовано 15 июня, 2005 · Жалоба -- Покладов Александр -- Делитель частоты -- Выходная частота равна Fout = Fin * (cDiv / (2 ^ cRg)) -- !!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!! -- ! Fout не может быть больше Fin, т.е. cDiv < (2 ^ cRg) -- !!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!! Constant cDiv = 6; -- коэффициент деления Constant cRg = 3; -- количество разрядов в регистре фазы SUBDESIGN Fr_div ( Fin : INPUT; Fout : OUTPUT; ) VARIABLE fv[cRg .. 0] :dff; -- Регистр сумматора rgF :tff; fin_X_2 :node; -- Удвоенная частота BEGIN fin_X_2 = Fin xor rgF; -- Умножение на 2 Fin rgF.t = vcc; rgF.clk = fin_X_2; fv[].clk = fin_X_2; -- Сумматор фазы fv[] = fv[] + cDiv; Fout = fv[cRg]; -- Выход частоты END; <{POST_SNAPBACK}> класс :)) осталось только AHDL в VHDL/Verilog перевести :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
sazh 3 15 июня, 2005 Опубликовано 15 июня, 2005 · Жалоба "класс осталось только AHDL в VHDL/Verilog перевести " //-- Покладов Александр //-- Делитель частоты //-- Выходная частота равна Fout = Fin * (cDiv / (2 ^ cRg)) //-- !!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!! //-- ! Fout не может быть больше Fin, т.е. cDiv < (2 ^ cRg) //-- !!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!! //Constant cDiv = 6; -- коэффициент деления //Constant cRg = 3; -- количество разрядов в регистре фазы module fr_div ( input Fin, output Fout ); parameter cDiv = 3'd6; parameter cRg = 3; reg [cRg:0] fv; //-- Регистр сумматора reg rgF_tff; wire Fin_X_2; assign Fout = fv[cRg]; // -- Выход частоты assign Fin_X_2 = Fin ^ rgF_tff; // -- Умножение на 2 Fin always @(posedge Fin_X_2) // -- Удвоенная частота begin rgF_tff <= rgF_tff ^ 1'b1; fv <= fv + cDiv; // -- Сумматор фазы end endmodule Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 16 июня, 2005 Опубликовано 16 июня, 2005 · Жалоба "класс осталось только AHDL в VHDL/Verilog перевести " //-- Покладов Александр //-- Делитель частоты //-- Выходная частота равна Fout = Fin * (cDiv / (2 ^ cRg)) //-- !!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!! //-- ! Fout не может быть больше Fin, т.е. cDiv < (2 ^ cRg) //-- !!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!! //Constant cDiv = 6; -- коэффициент деления //Constant cRg = 3; -- количество разрядов в регистре фазы module fr_div ( input Fin, output Fout ); parameter cDiv = 3'd6; parameter cRg = 3; reg [cRg:0] fv; //-- Регистр сумматора reg rgF_tff; wire Fin_X_2; assign Fout = fv[cRg]; // -- Выход частоты assign Fin_X_2 = Fin ^ rgF_tff; // -- Умножение на 2 Fin always @(posedge Fin_X_2) // -- Удвоенная частота begin rgF_tff <= rgF_tff ^ 1'b1; fv <= fv + cDiv; // -- Сумматор фазы end endmodule <{POST_SNAPBACK}> уже и пошутить нельзя :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
sazh 3 16 июня, 2005 Опубликовано 16 июня, 2005 · Жалоба "уже и пошутить нельзя " Если кто и пошутил, так это я. Вот пример того, как делать не надо. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
LV26 0 22 июня, 2005 Опубликовано 22 июня, 2005 · Жалоба Доброе время суток, господа. Не могли бы вы мне помочь ? Необходимо на триггерах(не важно каких) собрать делитель частоты на 27, нужна структурная схема этого устройства. Все это потом будет реализовываться вXilix на Spartan II-E. Заранее благодарен, завтра зачет по ЦУ и МП. <{POST_SNAPBACK}> Настоятельно всем рекомендую VHDL code implements 50%-duty-cycle divider Brian Boorman, Harris RF Communications, Rochester, NY http://www.edn.com/archives/1997/081597/17di_01.htm Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
sazh 3 23 июня, 2005 Опубликовано 23 июня, 2005 · Жалоба "Настоятельно всем рекомендую VHDL code implements 50%-duty-cycle divider Brian Boorman, Harris RF Communications, Rochester, NY" Это хорошо только для тренинга ума. В реальной жизни применять такое в программированной логике, значит искать себе приключения на одно место. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
LV26 0 24 июня, 2005 Опубликовано 24 июня, 2005 · Жалоба "Настоятельно всем рекомендую VHDL code implements 50%-duty-cycle divider Brian Boorman, Harris RF Communications, Rochester, NY" Это хорошо только для тренинга ума. В реальной жизни применять такое в программированной логике, значит искать себе приключения на одно место. <{POST_SNAPBACK}> А что Вас смущает? Нормальный код, рабочий. И какие приключения могут случится? А в Вашем коде умножать частоту на 2 внутри ПЛИС - это нормально !? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
sazh 3 24 июня, 2005 Опубликовано 24 июня, 2005 · Жалоба "А что Вас смущает? Нормальный код, рабочий. И какие приключения могут случится? А в Вашем коде умножать частоту на 2 внутри ПЛИС - это нормально !? " Это не мой код. Мне чужого не надо. И фамилия у меня другая. Это Вами предложенный код ничем от мной переведенного на верилог кода не отличаются. В первом случае пички на удвоенной частоте. Если ввести в формулу удвоенную частоту, простой аккумулятор получается. В Вашем случае таже удвоенная частота. Попробуйте принять выход xor на триггер на первичной. Что от меандра останется. Я уже не говорю о стандартном подходе к написанию примитива. На входе триггер, на выходе триггер, никаких инверсий несущего клока. А если первичный код от PLL. Ну и так жалее. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
LV26 0 24 июня, 2005 Опубликовано 24 июня, 2005 · Жалоба Это Вами предложенный код ничем от мной переведенного на верилог кода не отличаются. <{POST_SNAPBACK}> ? И еще - нет там никакого удвоения частоты. Или Вы с авторами постов запутались? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться