[demidrol 0]

господа, а не подскажите, какие из EDA-утилит поддеживают смешанный дизайн, в котором модули на SV используют типы (record, как правило), объявленные в VHDL package? А то есть большая библитека (grlib), написанная на VHDL, но свои модули, а особенно тесты к ним писать на нем же прямо больно.

Знаю, что с симуляторами проблем не возникает. Во всяком случае, QuestaSim такое спокойно позволяет взять тип из VHDL-пакета. Больше интересуют утилиты для синтеза. Кажется, Synopsys DC в пролете? Как с этим дела у Cadence?

[yes 5]

а проверяли, что Questasim берет любой тип тип из VHDL?

обычно только std_logic_vector преобразуется. не видел какой-либо стандартизации этого миксирования типов для SV (только для Verilog-а), да и в VHDL с типами похитрее будет, в любом случае все варианты SV не возьмет (например, не до конца законстрейненый тип, которых в grlib полно)

 

std_logic_vector DC берет, если что

 

 

 

 

[Strob 0]

У xilinx в документации на синтезатор прописаны ограничения для проектов с несколькими языками. Что то мне подсказывает, что у остальных должно быть что-то подобное.

[demidrol 0]

yes

да, QuestaSim вполне переваривает record'ы из vhdl package, используемые в SV-тестбенче. К примеру, нормально сожрал структуру ahb_mst_in_type/ahb_mst_out_vector оттуда. Проверил лично на примере grlib.

Кстати, а какие типы у гайслера не до конца определены? У них же все границы векторов в константах package прописаны (типа AHBDW, TESTIN_WIDTH и прочих).

Strob

xilinx, intel, lattice меня не очень интересуют:

1. вендор-лок

2. только плис