[Yuri124 1]

2 minutes ago, jenya7 said:

клок одного компонента был подключен не к пину а к ПЛЛ. поменял на внешний пин - скомпилировалось за пару минут

Это который раньше 2 часа компилировался?

 

[dvlwork 0]

Квартус же пишет "adding a large amount of routing delay for some signals to meet hold time requirements".

И у вас: "Фига се! клок одного компонента был подключен не к пину а к ПЛЛ."

Квартус пытается трассировкой добавить задержку, вот и накручивает по кристаллу фасттреками долго.

 

[Yuri124 1]

1. Если можно - завести клок от пина на ПЛЛ, в нем сформировать нужные частоты, от которых тактировать все.

2. Или в ПЛЛ добавить необходимую задержку на ту частоту, от которой тактировался компонент

3. или если можно - объявить частоты компонента и остальные (от внешнего пина) независимыми. 

Иначе квартус считает переходы из клоковых доменов синхронными, ну и пытается их "правильно" развести. А на самом деле это может быть не так.

[jenya7 0]

А как объяснить Квартусу чтоб не пытался синхронизировать клоки?

 

объявить частоты компонента и остальные (от внешнего пина) независимыми - это где?

Изменено 28 октября, 2018 пользователем jenya7

[andrew_b 14]

set_clock_groups -asynchronous ...

[jenya7 0]

37 minutes ago, andrew_b said:

set_clock_groups -asynchronous ...

спасибо.

сделал так -

set_clock_groups -asynchronous -group [list MAX10_CLK2_50]
set_clock_groups -asynchronous -group [list clk_120M]

вроде все нормально.

Изменено 28 октября, 2018 пользователем jenya7