aosp

Полностью поддерживаю данное мнение, единственное что плохо в System Verilog - пока не полная поддержка инструментами.

сорьки... всего навсего надо было написать code = $fscanf(file_in, "%d, %d, %d, %d, %d", a,b,c,d,e); иначе эту функцию не распознают... Не Ц это.. ой не Ц ;)))

столкнулся с непонятной проблемой: на мое выражение в verilog hdl: $fscanf(file_in, "%d, %d, %d, %d, %d", a,b,c,d,e); моделсим сказал: # ** Error: (vsim-PLI-3691) test_tasks.vt(215): Expected a system task, not a system function '$fscanf'. Это значит что эта процедура не поддержана совсем? ;) И какие есть пути мне разгрести форматированный файл??? про извращения я вкурсе... ;)

Короче почистил куки и кэшы, действительно стало все на сови места! Чего и всем рекомендую если будут проблемы!

Скажите честно, это только у меня такой глюк или у кого–нить еще такое же? :rolleyes:

Перестала работать фича сайта: "Отметить все форумы прочитанными и вернуться на главную страницу" На главную страницу то выходит, а вот метить форумы прочитанными не хочет. Каждый раз при поиске новых сообщений находяться ранее прочитанные сообщения ;( Стало как–то неудобно ;((

С русским проблемы ;(

Че–то я торможу наверно... хочу вывести числа со знаком: wire signed [15:0] my_var = -'d150; $display("%d",my_var ); на выходе получаю совсем не 150, а его аналог в дополнительном коде ;) поделитесь методикой вывода отрицательных чисел в человеческом формате... ...V2K

Несовсем и не всегда так как ты говоришь! Например при синтезе неблокирующее назначение в процессе активном по фронту приводит к результату синтеза типа ТРИГГЕР. Блокирующее... ну тоже может, однако чаще всего оно может привести к неожиданностям с синтезом дополнительной (ненужной) комбинаторики... Просто это мой стиль: для реализации последовательностой логики – использовать _только_ неблокирующие назначения, для реализации сложной комбинаторики – иногда блокирующие... А вообще я в душе блокирующие назначения – ненавижу... ;)

http://newsletter.eetimes.com/cgi-bin4/DM/...8eZ0FrK0Ctfd0Ak кто бы перевел – всем бы пригодилось ;)

Мда... Хороши однако способы.. Все равно как–то коряво ;) Ладно, видимо по другому и никак. А почему такое присваивание? ;) Да по виду процесса так надо...

Вопрос к специалистам. На сегодня существует большое количество технолгий, инструментальных средств, сред и подходов к проведению функциональной верификации цифровых устройств. Хочется понять, что, как и в каких случаях применять для тех или иных задач. -------------------------------------------------------------------------------------------- Для начала перечислим задачи: 1.Постановка простейших экспериментов с устройством несложным устройством. 2.Проверка путем подавания входных данных / наблюдение результата. (assertion based verification) 3.Проверка путем реализации более сложных экспериментов связанных с реализацией тестовых процессов. (transaction based verification) ....[добавить/подправить/вписать английский термин]. --------------------------------------------------------------------------------------------Далее перечислим инструментальные средства для проведения верификации: 1. Quartus functional/timing симулатор 2. Modelsim 6.0 3. Aldec riviera ....[добавить/подправить/вписать основные свойства]. -------------------------------------------------------------------------------------------- Далее перечислим языки/технологии для проведения верификации, описания верификационных сред и комплексных экспериментов: 1. Verilog HDL / VHDL 2. System Verilog 3. System C 4. Vera 5. VPI, FLI, PLI.... ....[добавить/подправить/вписать основные свойства]. -------------------------------------------------------------------------------------------- Неплохо было бы раскрыть сущность, задачу применения языков программирования и интерфейсов FLI/PLI/VPI для функциональной верификации. Хотелось бы чтобы в данном деле поучаствовал oleg_rudakov, vetal и другие опытные специалисты...

Стаивть MAX/FLEX это совсем ацтойно по разным причинам, первая из которых – полное старье... пока нормальных буферов не нашел... смотрел конечно на pricom но так понял что его хрен где достанешь в питере.

Интересует интегральный однонаправленный преобразователь уровней на 48 линий из 3.3V в 5V. Какое решение вы можете предложить? Корпус желательно не BGA. МОжет быть существует что–то типа на 24 линии. Ну и естественно не экзотика, чтобы можно было относительно не тяжело купить. Скоростные параметры не особо беспокоят.

Шутники блин... Ведь скока народа наверно потянулось к сверлу ;)))

Расслабься... гон.. ;)

Просто я имею возможность поставить P4-3200, но мне непонятно, достигну ли я принципиально лучших результатов в производетельности по сравнению с P4-2800. Память есессно ставится самая быстрая и много (2–3Гб).

По поводу усложнения... У меня машинка ATHLON XP 2400 рвет пенька P4 2800 на фазе fitting с результатами: П4 – 45 мин АТhlon - 35 мин Вот я и задумался... а что будет если поставить ATHLON 64 3500 или ATHLON XP 3200? Даст ли это превосходство над P4 в моих задачах?

Про 64 битность это понятно... Просто машинка берется тоже не на один день ;) Меня интересует реальный конкурент из семейства AMD существующему ныне P-IV 3200. Какой АМДшный проц в задаче цифрового синтеза (обобщенно) / моделирования порвет пенька? И потом атлоны оказывается тоже разные бывают... Ждем–с еще мнений... Может опросник кто–нить сделает? ;)

Вопросик: Хочется собрать быструю машинку (рабочую станцию) для задач проектирования FPGA (синтез, разводка, моделирование) под win xp. Поделитесь опытом какие процы AMD/INTEL наиболее хорошо с этим справляются, и если не сложно укажите чипсет и тип памяти. Не стоит задача минимизации стоимости. p.s. Сам пробовал гонять проекты на АМД ATHLON–2400 и П4–2800... Почему–то получается что атлончик выигрывает. Как ситуация с более продвинутыми аналогами AMD ATHLON 64 и П4–3200 ?

Завязался, на мой взгляд, очень интересный разговор! Есть предложение перенести его в соотвествующий раздел... Модераторы, ау! ;)))

Дык про цель создания System Verilog ясно... Расскажите лучше про достоинства VERA. Чесс сказать в эту сторону я не смотрел хоть и много слышал. Бергерона я уже начитался, тоже давно дело было. Вот вопрос: может ли синопсисовский инструментарий упростить создание тестирующих моделей для верификации аппаратуры? Естественно по сравнению с существующими (доступными) технологиями верификации. Ведь согласитесь, весьма напряжно писать сложнофункциональны бенчи на HDL с использованием дискретно–событиной модели...

Стаднарт – это здорово! ;)) У меня он уже пол года наверно валяется ;) Впрочем все равно спасибо. Меня интересует методика его применения, а не соббсно стандарт. Вот на амазоне например есть книженция, вот такую бы найти... http://www.amazon.com/exec/obidos/ASIN/140...6950536-1986240 А System Verilog процентов на 70 поддержан в MODELSIM 6

System Verilog это надстройка над оригинальным стандартом языка (такая же как и v2k) только дополненная языковыми конструкциями C/C++. Она дополнена еще и другими вкусными весчами – одна проблема, поддержан он пока мало где. Ждемс... Раньше и V2K был только в мечтах... Пока она мне больше понятна чем SC, поскоку на Ц/ЦПП я писал в далекой молодости и почти все уже перезабывал ;)

P.S. Грядет оччень большой проект на Stratix GX (40 тыщ LE). Как делить апельсин – отдельная тема исследований инструментального аспекта технологии LOGIC LOCK от альтеры. Задача ставится несколько шире – верификация всего кристалла в комплексе со всеми подсистемами и субмодулями. А также как задача максимум: верификация системы состящей из нескольких устройств на которых стоят такие или другие кристаллы. Мне казалось SYSTEM C может помочь в составлении верификационных моделей такого класса. Изваять это на верилоге тоже можно, только нужны соответствующие специалисты с должным уровнем квалификации. Для SC можно попытаться использовать хороших специалистов в области создания программного обеспечения. Смотрел я и на SYSTEM VERILOG - пока наблюдается тенденция движения к той же цели что и у SC, только с другого края ;) Вот я и не знаю, что пока выбрать SC или SV. MODELSIM пока (как я понял) хреново (НО) поддерживает и то и другое ;(