Jump to content

    

Lehin_05

Свой
  • Content Count

    172
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Lehin_05

  • Rank
    Частый гость

Recent Profile Visitors

1888 profile views
  1. я так понимаю, что это для версии 20.0.9 (т.к. в 19 версии такого не было) ? Тогда предложенный способ не помогает. Так же искал, как избавиться от этого, но способ пока не нашел.
  2. Altium Designer 20

    У кого как в схематике отображается сетка в виде точек? На скрине пример, как это у меня: сверху 20.0.8, снизу 19.1.8 У версии 20.0.8 точки не четкие и с каким-то сдвигом. Просто глаза в кучу от такой сетки :( Можно как-то настроить или что-то сделать с этим? (лучше отдельно открыть скрин, так понятнее)
  3. Спасибо :) На разных страничках состав ограничений отличается. Для Резонита, действительно, есть ограничение со скриншота )(0.35 и 0.25). Посмотрел несколько плат, которые в Китае делали (HDI), у всех зазор заливки 0.2 мм до металлизированных переходных без падов на внутренних слоях. Поэтому надо уточнять у конкретной фабрики ограничения.
  4. Даже мысли не было кому-то что-то доказывать, просто передал слова технолога... А вот по табличке - очень интересно, т.к. сейчас в разделе техограничений на страничке Резонита нет ни слова про обведенное рамкой... Это какой-то старый скриншот или где можно найти данную таблицу?
  5. Он вполне ясно выразился и говорил именно про техпроцесс изготовления таких отверстий. Т.е. именно для их завода не проблема сделать МПП с переходными, у которых нет неподключенных поясков на внутренних слоях и это не приводит к переводу платы в более высокий класс сложности. При использовании Tool - зазор прописывается в правилах. Например, для заливки при отступе 0.2 мм именно эти 0.2 мм и будет до металлизированного отверстия а не 0.2мм+поясок виа. По крайней мере AD19 сам перезаливает при отключении неиспользуемых падов до отступа 0.2 мм, а не оставляет заливку так, как будто этот поясок есть. А вот если сам завод удаляет в CAM350 не подключенный поясок, то да, заливка остается и просто увеличивается зазор до отверстия.
  6. Главный технолог Резонита, отвечая на вопрос, нужны ли для переходных пады на внутренних слоях если они не подключены, ответил примерно так: "это вопрос больше религии, мы спокойно делаем переходные отверстия без падов в таких случаях"
  7. Есть специальный инструмент: Tools - Remove Unused Pad Shapes... Удаляет все неиспользуемые пады как для Via, так и для Pads. Только потом, чтобы вернуть пад обратно, надо выделить такое Via/Pad и применить Restore unused - Selected only
  8. Панель Properties раздел Selection Filter активировано Polygons ?
  9. DDR3 flight time

    Наш программист перепробовал много разных способов вывода из Вивадо инфы про package length и во всех случаях генерится именно задержка (что на самом деле более правильно), а не длина выводов Это решение лежит "на поверхности". Пока так и сделано через перевод пс в мм используя значение 6.5 пс/мм. И данная инфа внесена на уровне паттерна простым действием "умная вставка" из Excel. Вопрос в другом: значение 6.5 пс/мм вряд ли соответствует действительности и получаем "относительные" длины внутри корпуса. Если бы Альтиум умел выравнивать трассы не в мм, а в пс, то вопросов бы вообще не было... Вряд ли тут требуется большая мощность вычислений. Стекап задан, Dk проставляется, скорость распространения сигнала в зависимости от материала можно запросить на фабриках. Типовых материалов не так и много, чтобы один раз сделать эту работу. А сейчас получается надо выровнять длину, потом симулировать и получать пс, а потом снова ровнять длину и т.д.
  10. DDR3 flight time

    Про Оркад и Экспедишн согласен, но речь именно про Альтиум (без вариантов). Про стек, слои, переходные и виа, сам материал платы и его свойства - все понятно. Вопрос больше по юзабельности этого самого Pin package length. Есть же проекты, например, тот же Zedboard, в которых эти длины внутри корпуса вообще не учтены и как-то платы работают :) Скажем так: стОит использовать хотя бы "относительную" длину или нет? Эта "относительная" длина делает примитивное выравнивание по длине всей трассы более точным или наоборот вредит?
  11. DDR3 flight time

    Подниму тему :) Сразу отмечу, что можно просимулировать время прохождения в том же Hyperlynx, но интересна именно метода и юзабельность в разрезе Altium Designer. Например, если взять Zynq XC7Z030SBG485, то из Vivado можно вывести список, где для каждого пина (кроме power разумеется) указывается Min Trace Delay (ps) и Max Trace Delay (ps). Для пинов DDR эта разница может составлять до 67 пс. Если брать DDR3-1600 от Micron, то рекомендуется разбег не более 10 пс. Пусть данный разбег взят с большим запасом и для 800 МГц разностью трасс внутри Zynq можно пренебречь, но сейчас речь немного о другом. Для Altium Designer можно учесть это время flight time, но только не в пс, а в мм/mil в виде параметра Pin package length. Допустим, все-таки необходимо учесть длину трасс внутри Zynq, как это сделать используя имеющиеся данные по задержкам? Для FR4 известно примерное время распространения сигнала - 6.5 пс/мм, а как вычислить длину внутри Zynq не зная скорости распространения? Можно, конечно, сделать очень оценочный расчет типа среднее между Max и Min Trace Delay поделить на 6.5 пс/мм и получить "относительную" длину трасс внутри Zynq, но насколько эти значения будут близки к реальности?
  12. Да мне просто даже интересно стало, человек зачем-то сделал данную работу. А вдруг были аргументы. Но скорее всего это связано с ограничениями среды разработки (для выравнивания длины учитывается полная "физическая" длина трассы, включающая участок до терминатора). Повторение никогда не помешает :) В данном случае было интересно, вдруг что-то изменилось в стандартах и теперь надо делать так. Спасибо за отклик :)
  13. Не смог найти требования к выравниванию трассы до резисторов терминации (если такие есть конечно). На всех дизайнах, что видел, они никак не выравниваются. НО видел дизайн, где с DDR3 и point-to-point, трассы выравнены так, чтобы общая длина (от чипа до DDR3 + от переходного до Rvtt) была одинаковая. Вообще в официальных рекомендациях JEDEC кто-то видел требования в этой части?
  14. Один раз так заказывал. В отдельном мехслое указывал части торца, которые надо металлизировать. И в описании, что металлизация торца в файле .GM5 (например)
  15. Не совсем по теме, но этот "выступ-зацеп" наоборот нужен для плотной сцепки клеммников. Этот шип входит в паз на соседнем клеммнике, чтобы их можно было набирать в линейку и при этом шаг между контактами сохранился. 3D модель клеммника не совсем корректная у вас. Наверно не совсем правильно понял смысл... Что на 17 версии, что на 19, достаточно было задать "0" значение в разделе Placement - ComponentClearence, всегда работало.