Fynjisx 0 30 сентября, 2011 Опубликовано 30 сентября, 2011 (изменено) · Жалоба Привет Всем! Есть ли прога которая обрбатывает исходник написанный на VHDL и преобразует его исходник на Verilog и наоборот??? Второй вопрос: Есть ли прога которая иерархически описанный проект преобразует в плоский? Ну т.е мы же знаем что любая иерархически описанная схема - это просто схема и способ её описания не важен. Поэтому хотелось бы к примеру по NetList'у получить простой исходник. Заранее спасибо... Изменено 30 сентября, 2011 пользователем Fynjisx Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
imperman 0 2 октября, 2011 Опубликовано 2 октября, 2011 · Жалоба Привет Всем! Есть ли прога которая обрбатывает исходник написанный на VHDL и преобразует его исходник на Verilog и наоборот??? Второй вопрос: Есть ли прога которая иерархически описанный проект преобразует в плоский? Ну т.е мы же знаем что любая иерархически описанная схема - это просто схема и способ её описания не важен. Поэтому хотелось бы к примеру по NetList'у получить простой исходник. Заранее спасибо... 1. http://www.syncad.com/vhdl_verilog_translator.htm Но не все так гладко, как хотелось бы. 2. Не встречал Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
sv_brothers 0 3 октября, 2011 Опубликовано 3 октября, 2011 · Жалоба Привет Всем! Есть ли прога которая обрбатывает исходник написанный на VHDL и преобразует его исходник на Verilog и наоборот??? Второй вопрос: Есть ли прога которая иерархически описанный проект преобразует в плоский? Ну т.е мы же знаем что любая иерархически описанная схема - это просто схема и способ её описания не важен. Поэтому хотелось бы к примеру по NetList'у получить простой исходник. Заранее спасибо... По поводу программ сказать точно не могу. Как вариант можешь глянуть на ряд библиотек - хттп://www.questatechnologies.com/, может что найдешь подходящее. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
