[masha_belka 0]

Для разводки DDR2, необходимо выравниване длины.

Сделала компонент TieNet, как описано у Прановича в статье http://www.tech-e.ru/2010_2_79.php. Как работать с ним нигде не написано или я не нашла? подскажите статейки.

В плате у элемента TieNet все площадки разнесены по слоям и даны свои имена цепей.

Возникает проблема

1. Когда берешь проводник с элемента TieNet на определенном слое, ведет проводник НЕИМЕННОВАННЫЙ. Как быть?

2. Когда есть 2 проводника и 2 площадки на одном слое, но с разными именами показывает замыкание. Какие правила надо написать при работе с TieNet&

 

[inter_pro 0]

1. Когда берешь проводник с элемента TieNet на определенном слое, ведет проводник НЕИМЕННОВАННЫЙ. Как быть?

2. Когда есть 2 проводника и 2 площадки на одном слое, но с разными именами показывает замыкание. Какие правила надо написать при работе с TieNet&

Все проводники надо первоначально проименовать в схеме, ведь TieNet это все же компонент и цепи на нем хоть и формально разделены! В плате этот компонент как разделитель цепи по приемникам, и в правилах надо указать как должны быть выровнены фрагменты топологии от источника до TieNEt, и далее к каждому приемнику.

[masha_belka 0]

Все проводники надо первоначально проименовать в схеме, ведь TieNet это все же компонент и цепи на нем хоть и формально разделены! В плате этот компонент как разделитель цепи по приемникам, и в правилах надо указать как должны быть выровнены фрагменты топологии от источника до TieNEt, и далее к каждому приемнику.

 

В схеме все сделано как на рисунке, а на плете все равно ничего не разрешает

[masterofnature 0]

Все проводники надо первоначально проименовать в схеме, ведь TieNet это все же компонент и цепи на нем хоть и формально разделены! В плате этот компонент как разделитель цепи по приемникам, и в правилах надо указать как должны быть выровнены фрагменты топологии от источника до TieNEt, и далее к каждому приемнику.

Тоже пробовал делать - ругается на к.з.

Помогло только то, что я дорожку к нему вёл с игнорированием правил.

[inter_pro 0]

Тоже пробовал делать - ругается на к.з.

Помогло только то, что я дорожку к нему вёл с игнорированием правил.

Если элемент NetTie в виде точки, или отверстия, то подключаемые к нему цепи слишком близко подходят друг к другу, их надо исключить из проверки на КЗ и зазоры...

 

как вариант - можно в таком компоненте сделать планары на разных слоях и поставить ПО, но тогда надо будет разводить подходящие цепи в предварительно указанных слоях или менять по ходу пьесы...

 

Для разводки DDR2, необходимо выравниване длины.

В дополнение...

DDRx_AN2010.pdf

DDR_TRACE_LENGTH_CALCULATOR.rar

[Uladzimir 61]

1 Для выравнивания длин еще есть классы From-To

2/ Иногда удобней использовать PAD с одинаковым Jimp. Тогда появляется возможность считать суммарные длины по разные стороны согласующих резисторов или разделительных конденсаторов

3. NetTie тоже юзал для этого, но это закрывание недоделок алтиума

[masha_belka 0]

1 Для выравнивания длин еще есть классы From-To

2/ Иногда удобней использовать PAD с одинаковым Jimp. Тогда появляется возможность считать суммарные длины по разные стороны согласующих резисторов или разделительных конденсаторов

3. NetTie тоже юзал для этого, но это закрывание недоделок алтиума

 

Владимир, а можно по подробнее про пункт 1 и 2. Или подскажите где почитать про них.

[Uladzimir 61]

1 пукт позволяет контролировать расстояние от одного PAD до другого. Если линия имеет отвода для подтягивающих резисторов и прочее. Эти Т-образные отводы не обязаны учитываться в общей длине

2 пункт- если назначить временно (вообще и постоянно, но тут осторожно) и справа и слева одинаковый NetLabel Цепь и справа и слева от согласующего резистора будет одна, и соответственно правило будет считать и выравнивать суммарную длину. Иногда полезно , если очень тесно.