ViKo 1 28 июня, 2011 Опубликовано 28 июня, 2011 · Жалоба В Quartus 9.1 SP2, если задать, к примеру set_clock_groups -asynchronous -group {line} -group {pldseln} то временнЫе зазоры между тактовыми доменами line и pldseln анализируются все равно. Что не есть правильно. Когда же задать set_clock_groups -asynchronous -group {line} set_clock_groups -asynchronous -group {pldseln} то не анализируются. Заменить -asynchronous на -exclusive - ничего не меняет. Пример специальный готовить нет сил. Кто может, проверьте на своем. :laughing: Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vadimuzzz 0 29 июня, 2011 Опубликовано 29 июня, 2011 · Жалоба а так? set_clock_groups -exclusive -group [list line pldseln] Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 29 июня, 2011 Опубликовано 29 июня, 2011 · Жалоба Пример специальный готовить нет сил. Кто может, проверьте на своем. :laughing: у меня работает %) как описаны в вашем случае line и pldseln? Не забываете что под виндами тикл иногда с пробелами подглючивает. а так? а так вы поместили их в одну группу %) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
ViKo 1 29 июня, 2011 Опубликовано 29 июня, 2011 · Жалоба у меня работает %) как описаны в вашем случае line и pldseln? Не забываете что под виндами тикл иногда с пробелами подглючивает. line - чисто тактовый сигнал, выбирается мультиплексором, и дальше на clk триггера. А pldseln - это выбор ПЛИС от микроконтроллера, PLDSELn, для чтения - записи. Тут хитрее - использутся для латча адреса, затем участвует в чтении, записи. Поскольку сигнал line какими-то окольными путями может добраться до внутренней шины, по которой читается - пишется из и в микроконтроллер, то зазоры анализируются. Что мне не нужно. Просто запретить анализ порта PLDSELn не удается, TimeQuest находит в нем такты. Пришлось создать из порта PLDSELn такт pldseln. Потом запретить его анализ. (дурдом :)) Помимо показанных выше двух set_clock_groups, можно выкрутиться следующим образом. # Преобразование выбора ПЛИС в тактовый сигнал, чтобы игнорировать create_clock -name pldseln -period 36MHz [get_ports PLDSELn] # Запретить проверку по PLDSELn set_false_path -from [get_clocks pldseln] Интуитивно чувствую, что вся беда в latch. Не любят их не Quartus, ни TimeQuest. А я люблю :). Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Koluchiy 0 12 января, 2012 Опубликовано 12 января, 2012 · Жалоба Ап. Уважаемые гуру, объясните пожалуйста. Есть ли вообще какая-то разница между описаниями set_clock_groups -asynchronous -group {clk1} -group {clk2} и set_clock_groups -asynchronous -group {clk1} set_clock_groups -asynchronous -group {clk2} ? Для -asynchronous и -exclusive? (или эти идентификаторы полностью эквивалентны) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 12 января, 2012 Опубликовано 12 января, 2012 · Жалоба Есть ли вообще какая-то разница между описаниями в случае если в проекте есть только частоты clk1 и clk2 то разницы нет. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Koluchiy 0 12 января, 2012 Опубликовано 12 января, 2012 · Жалоба А какая разница появится, если в проекте есть еще одна clk3? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 12 января, 2012 Опубликовано 12 января, 2012 · Жалоба А какая разница появится, если в проекте есть еще одна clk3? в первом случае она будет считаться синхронной с clk1, clk2 во втором случае нет Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться