[D-Luxe 0]

Допустим на VHDL описана небольшая схема. Как подсчитать сколько она займет слайсов на ПЛИСе?

[bogaev_roman 0]

Допустим на VHDL описана небольшая схема. Как подсчитать сколько она займет слайсов на ПЛИСе?

Все зависит от конкреной ПЛИС, самого описания и немного от синтезатора/оптимизатора. По коду можно прикинуть только, если Вы очень хорошо знакомы с архитектурой конкретной ПЛИС и заранее знаете во что описание выльется по схеме.

[D-Luxe 0]

Кто шарит можете какой-нибудь примерчик кинуть? Желательно расчет для Xilinx Virtex 4, 5, 6. С пояснениями. Буду благодарен!

[Maverick_ 15]

Кто шарит можете какой-нибудь примерчик кинуть? Желательно расчет для Xilinx Virtex 4, 5, 6. С пояснениями. Буду благодарен!

а чем Вам не нравится отчет синтезатора Xilinx ISE ?

[Kuzmi4 0]

2 Maverick

а тем что это уже постфайктум сообщение ;)

А ТС хочет в процессе создания дизайна представлять как оно ляжет на целевую плис :laughing:

[D-Luxe 0]

а чем Вам не нравится отчет синтезатора Xilinx ISE ?

 

Отчет синтезатора меня устраивает, я хочу понять как самому можно прикинуть как будет размещена схема на плис. Сколько она будет занимать ячеек, секций, блоков.

[Maverick_ 15]

2 Maverick

а тем что это уже постфайктум сообщение ;)

А ТС хочет в процессе создания дизайна представлять как оно ляжет на целевую плис :laughing:

у меня просто любопытство ;)

[D-Luxe 0]

2 Maverick

а тем что это уже постфайктум сообщение ;)

А ТС хочет в процессе создания дизайна представлять как оно ляжет на целевую плис :laughing:

 

Я задался этим вопросом с целью закрепления знаний по архитектуре ПЛИС. А вообще мне препод этот вопрос задавал в свое время, я не ответил.

[Shtirlits 0]

...с пояснениями.

Для понимания нужно заглянуть в некоторые места пары документов:

- users guide на выбранное семейство, посмотреть раздел про конструкции разных видов слайсов

- инструкцию на синтезатор, например, на xst, место где расписан "inferring" различных конструкций, там и будут примеры для разных языков.

 

Чтобы прикинуть объем логики по описанию if-then-else, case и т.п., нужно разложить её на LUT-ы, того размера, который есть в данном семействе. По настоящему сложные описания руками обрабатывать неприятно.

Чем развесистее логика, тем больше будет зависимость результата от синтезатора и его настроек (в разы и на порядки).

 

Так как конструкций много - логика общего назначения, сдвиговые регистры, память, сумматоры, счетчики, конечные автоматы разных видов - все перечислено в документации, перепечатывать все сюда скучно.

 

С каждой пятилеткой ежедневного писания схем мозг будет быстрее и точнее прикидывать как ляжет схема на архитектуру :)

 

[D-Luxe 0]

Для понимания нужно заглянуть в некоторые места пары документов:

- users guide на выбранное семейство, посмотреть раздел про конструкции разных видов слайсов

- инструкцию на синтезатор, например, на xst, место где расписан "inferring" различных конструкций, там и будут примеры для разных языков.

 

Чтобы прикинуть объем логики по описанию if-then-else, case и т.п., нужно разложить её на LUT-ы, того размера, который есть в данном семействе. По настоящему сложные описания руками обрабатывать неприятно.

Чем развесистее логика, тем больше будет зависимость результата от синтезатора и его настроек (в разы и на порядки).

 

Так как конструкций много - логика общего назначения, сдвиговые регистры, память, сумматоры, счетчики, конечные автоматы разных видов - все перечислено в документации, перепечатывать все сюда скучно.

 

С каждой пятилеткой ежедневного писания схем мозг будет быстрее и точнее прикидывать как ляжет схема на архитектуру :)

 

Спасибо вот это я хотел услышать!

 

Хотелось бы примерчик бы еще небольшой.

[Maverick_ 15]

Спасибо вот это я хотел услышать!

 

Хотелось бы примерчик бы еще небольшой.

попробуйте найти книгу Клайв Максфилд "Проектирование на ПЛИС Архитектура средства и методы"

Я там кажется видел... во всяком случае описание архитектуры ПЛИС там есть точно

 

Удачи! ;)

 

upd

 

книга

[tAmega 0]

Я задался этим вопросом с целью закрепления знаний по архитектуре ПЛИС. А вообще мне препод этот вопрос задавал в свое время, я не ответил.

Видать Вы очень разозлили Вашего препода, так как при конструкциях сложнее чем обычный счетчик на 4 разряда, прикинуть вручную практически нереально. Это из серии вопросов на которые на самом деле нет ответа. Ну или как минимум нет ответка, который можно дать за 5 минут.

Чтобы узнать как ляжет Ваша схема в ПЛИС нужно досконально знать архитектуру конкретного чипа, все оптимальные комбинации синтеза для стандартного набора схем типа триггер, счетчик, регистр, память, стейт машина плюс тоже самое с добавлением опций типа счетчик (синхронный, асинхронный, с переносом или нет), триггер (латч или со стробом) и так далее.

Поэтому можно определенно сказать в данном случае препод намеренно сажал Вас в лужу недозволенным способом.

[ViKo 1]

Сколько у вас элементов с памятью (триггеров) - столько, как минимум, будет логических элементов. Если, конечно, это не сама память (RAM, ROM), которая размещается в блоках встроенной памяти. Для комбинаторной логики - завит от сложности логики. Если укладывается в 4-входовую LUT - займет один логический элемент. Если нет - займет несколько. Логика с триггерами, если повезет, может объединиться в один логический элемент.

[bogaev_roman 0]

Сколько у вас элементов с памятью (триггеров) - столько, как минимум, будет логических элементов.

Тут лично я готов с Вами не согласиться. К примеру - stratixiv - ALM в обычном режиме - 2 триггера, в режиме LUT-Register Mode with Three-Register Capability - 3 триггера. Что касается LUT, то в нормальном режиме в ALM для данной архитектуры - 1 6-входовый либо 2 (4 и 3 входовых к примеру), а в режиме Arithmetic mode их может быть вообще 4. Чего там у xilinx в семействах не помню уже. Тут только то, что советовал Shtirlits поможет.

[ViKo 1]

Тут лично я готов с Вами не согласиться

А я с вами согласен :) Я привел простейший пример. Скажем, Cyclone. А со слайсами в Xilinx я слабо знаком. Да и со Stratix. Наворотили...