[shide 0]

здравствуйте. вывел клок на Циклоне 3 через dedicated выход - PLL CLKout, но все равно компилятор ругается

Warning: PLL "pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|pll1" output port clk[0] feeds output pin "gclk~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance

чего ему еще надо? всё облазил не вижу нигде ничего больше в настройках

[Kuzmi4 0]

2 Виталий_Ж

Прожект в студию :laughing:

 

Попробую потренироваться в телепатии: у вас в проекте с лапы А заводится клок на плл, с него он выходит на внутренности(?) и наружу - на лапу Б. Возможные варианты: не та лапа А для плл, не тот ci для вывода наружу, не тот dedicated выход.

[vadimuzzz 0]

а больше ничего на этом клоке не висит (из внутренней логики)? если висит, то фиттер пустил сигнал через global clock, а потом уже на пин. если это критичный параметр, выводите наружу сигнал с отдельного выхода PLL

[shide 0]

в общем, с ПЛЛ выходит 4 клока, три из них используются во внутренней логике, один идет на dedicated выход (с PLL сразу на output), а в pin planner я уже это аутпут пустил на CLK_PLLout

клок на ПЛЛ заводится тоэже через dedicated вход

Изменено 4 февраля, 2011 пользователем Виталий_Ж

[vadimuzzz 0]

а сколько PLL в проекте? возможна ситуация, когда фиттер засунет PLL в другой угол. тогда в отчете должны быть и другие матюки про PLL. выкладывайте их все, почитаем

[shide 0]

ну, в проекте 1 ПЛЛ.из него выходит 4 клока

вот такую хрень пишет

Warning: Synthesized away the following node(s):

Warning: Synthesized away the following RAM node(s):

Warning (14320): Synthesized away node "flink_daq:flink_daqq|infifo:infifo1|scfifo:scfifo_component|scfifo_1661:aut

o_generated|a_dpfifo_un31:dpfifo|altsyncram_6g81:FIFOram|q_b[33]"

Warning: Timing-Driven Synthesis is skipped because the Classic Timing Analyzer is turned on

Warning: Implemented PLL "pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|pll1" as Cyclone III PLL type, but with warnings

Warning: Can't achieve requested value -104.0 degrees for clock output pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|wire_pll1_c

lk[2] of parameter phase shift -- achieved value of -101.3 degrees

Info: Implementing clock multiplication of 25, clock division of 8, and phase shift of 0 degrees (0 ps) for pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|wire_pll1_c

lk[0] port

Info: Implementing clock multiplication of 25, clock division of 16, and phase shift of 0 degrees (0 ps) for pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|wire_pll1_c

lk[1] port

Info: Implementing clock multiplication of 25, clock division of 8, and phase shift of -101 degrees (-2250 ps) for pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|wire_pll1_c

lk[2] port

Info: Implementing clock multiplication of 25, clock division of 16, and phase shift of -158 degrees (-7000 ps) for pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|wire_pll1_c

lk[3] port

Warning: Feature LogicLock is only available with a valid subscription license. Please purchase a software subscription to gain full access to this feature.

Warning: Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details

Warning: Ignoring invalid fast I/O register assignments. See the Ignored Assignments panel in the Fitter Compilation Report for more information.

Warning: PLL "pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|pll1" output port clk[0] feeds output pin "gclk~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance

Warning: PLL "pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|pll1" output port clk[2] feeds output pin "hclk~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance

Warning: Ignored locations or region assignments to the following nodes

Warning: Node "det[0]" is assigned to location or region, but does not exist in design

Warning: Node "det[10]" is assigned to location or region, but does not exist in design

Warning: Node "det[11]" is assigned to location or region, but does not exist in design

Warning: Node "det[12]" is assigned to location or region, but does not exist in design

Warning: Node "det[13]" is assigned to location or region, but does not exist in design

Warning: Node "det[14]" is assigned to location or region, but does not exist in design

Warning: Node "det[15]" is assigned to location or region, but does not exist in design

Warning: Node "det[1]" is assigned to location or region, but does not exist in design

Warning: Node "det[2]" is assigned to location or region, but does not exist in design

Warning: Node "det[3]" is assigned to location or region, but does not exist in design

Warning: Node "det[4]" is assigned to location or region, but does not exist in design

Warning: Node "det[5]" is assigned to location or region, but does not exist in design

Warning: Node "det[6]" is assigned to location or region, but does not exist in design

Warning: Node "det[7]" is assigned to location or region, but does not exist in design

Warning: Node "det[8]" is assigned to location or region, but does not exist in design

Warning: Node "det[9]" is assigned to location or region, but does not exist in design

Warning: Found invalid Fitter assignments. See the Ignored Assignments panel in the Fitter Compilation Report for more information.

Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled

Warning: Found pins functioning as undefined clocks and/or memory enables

Info: Assuming node "rclk" is an undefined clock

Warning: Found 9 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew

Info: Detected ripple clock "ovf_err" as buffer

Info: Detected ripple clock "memory:h_memory|ref_cnt[8]" as buffer

Info: Detected ripple clock "cnt_24b" as buffer

Info: Detected ripple clock "memory:h_memory|init_rqt" as buffer

Info: Detected gated clock "flink_daq:flink_daqq|io_addr_fr" as buffer

Info: Detected ripple clock "flink_daq:flink_daqq|iowr" as buffer

Info: Detected ripple clock "kick" as buffer

Info: Detected ripple clock "flink_daq:flink_daqq|iowr_addr_fr" as buffer

Info: Detected ripple clock "flink_daq:flink_daqq|iord_addr_fr" as buffer

Warning: Can't achieve timing requirement Clock Setup: 'pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|wire_pl

l1_clk[3]' along 676 path(s). See Report window for details.

Warning: Can't achieve timing requirement Clock Setup: 'refclk' along 6 path(s). See Report window for details.

[vadimuzzz 0]

гляньте еще в чип-планнере, в какой угол относительно выделенных пинов фиттер PLL запихал. если есть возможность, выкиньте из проекта все секретное и выложите, чтоб поковырять

[shide 0]

ох боюсь если выкинуть, компилироваться не будет. я вот думаю, мож где то еще надо установки задавать, что мол типа я хочу эту ногу использовать как PLL out, а не как User IO пин?хотя вроде в assignment'ах этого нет

[naliwator 0]

в общем, с ПЛЛ выходит 4 клока, три из них используются во внутренней логике, один идет на dedicated выход (с PLL сразу на output), а в pin planner я уже это аутпут пустил на CLK_PLLout

клок на ПЛЛ заводится тоэже через dedicated вход

Поправьте меня, по моему только два клока из одной ПЛЛ могут использоваться в CIII во внутренней логике.

Выход на dedicated выход в ПЛЛ должен быть назначен на С0.

Warning: Implemented PLL "pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|pll1" as Cyclone III PLL type, but with warnings

Warning: Can't achieve requested value -104.0 degrees for clock output pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|wire_pll1_c

lk[2] of parameter phase shift -- achieved value of -101.3 degrees

Вам поправляют указанный фазовый сдвиг.

Warning: PLL "pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|pll1" output port clk[0] feeds output pin "gclk~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance

Посмотрите в планировщике выводов, чтобы сигнал от С0 у вас попадал на PLL1_CLKOUTp

 

ох боюсь если выкинуть, компилироваться не будет. я вот думаю, мож где то еще надо установки задавать, что мол типа я хочу эту ногу использовать как PLL out, а не как User IO пин?хотя вроде в assignment'ах этого нет

Попробуйте вставить в проекте модуль clkctrl для выхода PLL С0 (из чипа). Укажите в настройках "For external path".

Если вы не сдвигаете фазу PLL во время работы системы, можете закрепить её в Assiqnments Editor.

[shide 0]

Посмотрите в планировщике выводов, чтобы сигнал от С0 у вас попадал на PLL1_CLKOUTp

ну это соблюдается.

а на счет PLL - там у циклона 2 ПЛЛ даже по 5 выходов. я использую 4, и после компиляции в отчете пишет что использовано 50% PLLей

и еще -прошу прощения- у меня 2 используется во внутренней логике, а 2 на выход, но только один из этих двух я подаю на PLL CLKout

Изменено 4 февраля, 2011 пользователем Виталий_Ж

[naliwator 0]

ну это соблюдается.

а на счет PLL - там у циклона 2 ПЛЛ даже по 5 выходов. я использую 4, и после компиляции в отчете пишет что использовано 50% PLLей

и еще -прошу прощения- у меня 2 используется во внутренней логике, а 2 на выход, но только один из этих двух я подаю на PLL CLKout

Так и есть, вы использовали одну PLL для того, чтобы синтезировать 4 такта, при этом в проекте используется одна Pll.

Если для внешнего вывода вы используете не C0, то сигнал проводится через GCLK. И QII честно сообщает, что не может отследить на нём jitter.

[des00 25]

Если для внешнего вывода вы используете не C0, то сигнал проводится через GCLK. И QII честно сообщает, что не может отследить на нём jitter.

дык вроде про С0 речь и идет %)

output port clk[0] feeds output pin "gclk~output" via non-dedicated routing

 

[naliwator 0]

via non-dedicated routing

Тогда нужно заканчивать заниматься телепатией.

Изменено 4 февраля, 2011 пользователем naliwator

[dxp 34]

здравствуйте. вывел клок на Циклоне 3 через dedicated выход - PLL CLKout, но все равно компилятор ругается

Warning: PLL "pll125:pll125_1|altpll:altpll_component|pll125_altpll:auto_generated|pll1" output port clk[0] feeds output pin "gclk~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance

чего ему еще надо? всё облазил не вижу нигде ничего больше в настройках

Почитайте эту тему.

[shide 0]

Почитайте эту тему.

спасибо, но честно говоря я в этих постах не увидел ответа. у меня нет проблемы с разводкой платы. я просто не понимаю почему компилер ругается , несмотря на то что я вывел clk на dedicated pll output

как будто ему вообще все равно, куда ни выведи, одну и ту же херню пишет

Изменено 4 февраля, 2011 пользователем Виталий_Ж