[Nosss 0]

Здравствуйте! В документации на статическую память встретился с такими характеристиками: Clock to low Z, Clock to high Z. Я понимаю, что это время перехода в высокоимпедансное состояние, а вот чем отличается состояние low Z от состояния high Z не понимаю. Подскажите, кто знает. Может есть где почитать про это?

 

Судя по времянкам, могу предположить, что low Z это некое промежуточное состояние. Буферы находятся в процессе открытия или закрытия. А high Z - это состояние, когда все буферы гарантированно закрыты. Но так ли это?

Изменено 4 февраля, 2011 пользователем Nosss

[AlecAlec 0]

Low-Z: время между переходом шины данных из высокоимпедансного состояния в какое-то неизвестное(неопределенное) логическое (0 или 1),

High-Z: время между переходом шины данных наоборот из какого-то (0 или 1) логического состояния в высокоимпедансное.

 

источник:

http://www.edaboard.com/thread57668.html

Изменено 25 февраля, 2011 пользователем #_Alec_#

[Nosss 0]

Спасибо! Но немного не понятна формулировка. Дело в том, что Low-Z/High-Z это не времена, это именно состояния шины, такие же как лог.1 или лог.0.

 

Меня этот вопрос вот почему заинтересовал: если два выхода находятся в состоянии Low-Z, будет между ними конфликт, или нет? Или, например, один выход в состоянии Low-Z, а другой в состоянии лог.0/лог.1? Нужно ли опасаться таких ситуаций?

[sergunas 2]

мне видится, что low Z и high Z- это третие состояния, с высокоимпедансной подтяжкой к лог.0 и лог.1 соответственно.

[Сергей Борщ 119]

Меня этот вопрос вот почему заинтересовал: если два выхода находятся в состоянии Low-Z, будет между ними конфликт, или нет? Или, например, один выход в состоянии Low-Z, а другой в состоянии лог.0/лог.1? Нужно ли опасаться таких ситуаций?

А это не может быть как-то связано с Bus Holder-ами?

 

[andr 0]

Здравствуйте! В документации на статическую память встретился с такими характеристиками: Clock to low Z, Clock to high Z. Я понимаю, что это время перехода в высокоимпедансное состояние, а вот чем отличается состояние low Z от состояния high Z не понимаю. Подскажите, кто знает. Может есть где почитать про это?

В документации на память обычно всегда присутствует временная диаграмма. Время Clock to low Z - странная характеристика, так как выходы памяти переводятся в high_z (высокоимпедансное состояние выходов) или low_z(низкоимпедансное) не по clock сигналу, а по output_enable например.

Меня этот вопрос вот почему заинтересовал: если два выхода находятся в состоянии Low-Z, будет между ними конфликт, или нет? Или, например, один выход в состоянии Low-Z, а другой в состоянии лог.0/лог.1? Нужно ли опасаться таких ситуаций?

Если на одной шине (выходных данных) сидят две памяти, то конфликт будет. Кстати, low_z и состояние лог.0/лог.1 это одно и то же.

[Nosss 0]

В документации на память обычно всегда присутствует временная диаграмма.

 

Да, временная диаграмма есть. И если на нее внимательно посмотреть, то многое понятным становится.

 

Время Clock to low Z - странная характеристика, так как выходы памяти переводятся в high_z (высокоимпедансное состояние выходов) или low_z(низкоимпедансное) не по clock сигналу, а по output_enable например.

 

Выходы памяти могут управляться как асинхронно по OE, так и синхронно по CLK. Память самостоятельно по команде записи переводит буферы в High-Z, и наоборот, по команде чтения - в Low-Z. Вот смотрите, что об этом говорится в документации:

 

To avoid bus contention, the output drivers are synchronously tri-stated during the data portion of a write sequence.

 

Если на одной шине (выходных данных) сидят две памяти, то конфликт будет. Кстати, low_z и состояние лог.0/лог.1 это одно и то же.

 

Кажется я понял. Low-Z это когда буферы открыты, поэтому конфликт конечно же будет, но валидность данных при этом еще не гарантируется. Вот нашел в документации интересное замечание:

 

At any supplied voltage and temperature, tOEHZ is less than tOELZ and tCHZ is less than tCLZ to eliminate bus contention between SRAMs when sharing the same data bus. These specifications do not imply a bus contention condition, but reflect parameters guaranteed over worst case user conditions. Device is designed to achieve high Z before low Z under the same system conditions.

 

Временная диаграмма прилагается:

___________________.pdf

Изменено 16 марта, 2011 пользователем Nosss

[andr 0]

Выходы памяти могут управляться как асинхронно по OE, так и синхронно по CLK.

ок.

Кажется я понял. Low-Z это когда буферы открыты, поэтому конфликт конечно же будет, но валидность данных при этом еще не гарантируется.

Да. Активное и при этом неопределенное (либо 0 либо 1) состояние.

 

Вот нашел в документации интересное замечание:

At any supplied voltage and temperature, tOEHZ is less than tOELZ and tCHZ is less than tCLZ to eliminate bus contention between SRAMs when sharing the same data bus. These specifications do not imply a bus contention condition, but reflect parameters guaranteed over worst case user conditions. Device is designed to achieve high Z before low Z under the same system conditions.

Разработчику использующему память необходимо позаботится, чтобы избежать конфликта на шине.

 

[AlecAlec 0]

Да, временная диаграмма есть. И если на нее внимательно посмотреть, то многое понятным становится.

 

Выходы памяти могут управляться как асинхронно по OE, так и синхронно по CLK. Память самостоятельно по команде записи переводит буферы в High-Z, и наоборот, по команде чтения - в Low-Z. Вот смотрите, что об этом говорится в документации:

 

To avoid bus contention, the output drivers are synchronously tri-stated during the data portion of a write sequence.

 

Кажется я понял. Low-Z это когда буферы открыты, поэтому конфликт конечно же будет, но валидность данных при этом еще не гарантируется. Вот нашел в документации интересное замечание:

 

At any supplied voltage and temperature, tOEHZ is less than tOELZ and tCHZ is less than tCLZ to eliminate bus contention between SRAMs when sharing the same data bus. These specifications do not imply a bus contention condition, but reflect parameters guaranteed over worst case user conditions. Device is designed to achieve high Z before low Z under the same system conditions.

 

Временная диаграмма прилагается:

Состояний выходных буферов всего три (те четыре :) ) так как транзисторов в буфере всего два:

1 (открыт верхний транзистор, нижний закрыт)

0 (наоборот)

или высокоимпедансное (z- состояние) - оба транзистора закрыты.

 

(четвертое состояние недопустимо - когда оба открыты - тогда КЗ (или низкоомная закоротка) на землю) - что и происходит при конфликте на шине - микросхемы так хорошо греться начинают :) - у одной мс открыт верхний транзистор у другой нижний.

 

LowZ и HighZ это не состояния - это время переходного процесса (timings) при переходе вых. буферов из высокоимпедансного состояния в состояние лог 0 или лог 1 (в случае tLowZ), и при переходе вых. буферов из лог. 0 или 1 в высокоимпедансное состояние (в случае tHighZ). В данном случае не важно в какое состояние из tri-state перейдет вых.буфер. Так как если транзисторы идентичные - то и времена переключения у них одинаковые. И чтобы не писать два раза одинаковых цифр - пишут одну и называют ее tLowZ. Аналогично для tHighZ.

 

В последнем же абзаце на английском говориться: "Чтобы избежать конфликтов на общей шине время перехода выходного буфера в высокоимпедансное состояние всегда меньше - при всех температурах и рабочих напряжениях, чем время перехода вых. буфера из выс. импедансное в какое нить логич. состояние"

Т.е. гарантированно сначала закроются выходные буферы одной микросхемы памяти, висящей на общей шине, а уже потом откроются вых. буферы другой. Я так понимаю - они как-то вносят задержку при переходе из z-состояния.

 

Буржуям как то надо было обозначить эти два перехода - вот они их и назвали соответсвенно аббревиатурами, как то коррелирующими с теми явлениями к которым они относятся.

 

вот с того же edaboard.com:

 

Re: difference between High-Z and Low-Z with digital signals

 

In the memory data sheet:

The Low-Z timings measure a transition from the High-Z (tri-state) level toward

either VOH or VOL.

The High-Z timings measure a transition from either VOH or VOL toward tri-state level.

Изменено 6 июля, 2011 пользователем #_Alec_#