[Krys 2]

Здравствуйте. Кто работал с Aldec Active-HDL, он в графике умеет делать параметризируемые модули и всякие дефайны? Пока нашёл только локальные параметры, а передаваемые извне - нет...

Т.е. мне надо такое чтобы получилось после компиляции схемы в верилог:

`ifndef SERDES_V
`define SERDES_V
`include "Serialiser.v"
`include "Deserialiser.v"

module SerDes_LR
    #(
        parameter sync_frm_p = 10'b0011111010,
        parameter sync_frm_n = 10'b1100000101,
        parameter resync_period = 40,
    )                        
    (
    
        input         wire [9:0]    par_data_ser,
...

Я когда кусок кода в графику вставляю как кодовый блок, то он мои параметры естественно все запихивает внутрь модуля типа такого:

module SerDes_LR
    (
        input         wire [9:0]    par_data_ser,
...
        )
        parameter sync_frm_p = 10'b0011111010;
        parameter sync_frm_n = 10'b1100000101;
        parameter resync_period = 40;
...

А всякие инклюды вообще никак вне модуля... А хотелось бы...

[Krys 2]

Всё, с параметрами вопрос решил. Вставляется через меню Diagram - Verilog - Parameter

С дефайнами вопрос решён не до конца. Дефайны можно прописать в Diagram - Verilog - Design Unit Header. Правда `endif в конце файла этой штукой поставить не удастся.

 

Появился вопрос: что такое Declaration For Module в меню Diagram - Verilog? Пробовал там писать всякие всячности и генерировать код - нигде в коде не появляется то, что я там написал. Что в этом блоке можно описать?

[Krys 2]

Всё, с параметрами вопрос решил. Вставляется через меню Diagram - Verilog - Parameter

Но появился другой вопрос: блок параметров предполагает запись типа

name = value

Однако при генерации кода появляется такая конструкция:

parameter resync_period = 200

Т.е. нет в конце точки с запятой. Компилятор дальше естественно ругается. При том у коллеги ситуация совершенно противоположная. Таким образом, мы вынуждены в одном случае ставить во всех модулях точку с запятой, а в другом - убирать. Обмениваться проектами крайне неудобно...

 

 

 

С дефайнами вопрос решён не до конца. Дефайны можно прописать в Diagram - Verilog - Design Unit Header. Правда `endif в конце файла этой штукой поставить не удастся.

 

Появился вопрос: что такое Declaration For Module в меню Diagram - Verilog? Пробовал там писать всякие всячности и генерировать код - нигде в коде не появляется то, что я там написал. Что в этом блоке можно описать?

- эти вопросы так и остались... Неужели никто не работает в Active-HDL?...