khach 43 4 марта, 2020 Опубликовано 4 марта, 2020 · Жалоба 1 hour ago, Chenakin said: “Здесь” это называется “ping-pong”. Может есть какой секрет чтобы при пинг-понге сделать разность фаз переключаемых каналов минимальной? Phase resync не успевает за пинг-понгом или надо увеличить число каналов. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rloc 57 5 марта, 2020 Опубликовано 5 марта, 2020 · Жалоба В 04.03.2020 в 11:45, khach сказал: Вот тут чинили синтез Agilent https://www.youtube.com/watch?time_continue=2644&v=rQd3nrckac0&feature=emb_logo посмотрите на блок-схему и реализацию. Многоразрядный ЭСЛ делитель от моторолы прогружается DSM реализованным на ПЛИС. Частота ФД насколько можно понять из фильма 50 Мгц, но можно и поднять. Да это же до боли знакомый прескалер NB7N017M на 3.5ГГц. Делал на нем ДСМ на 300МГц по ФД, до сих пор в некоторых изделиях идет. За счет того, что делитель пространственно отдален от ФД и ГУН уровень спур на 2 порядка ниже любого современного All-in-One, не говоря о быстродействии. На такой штуке уже более реалистичная картина с одной петлей ФАПЧ. Приятно удивлен, через десяток лет увидеть подобную схему. В 03.03.2020 в 08:46, APEHDATOP сказал: Децибел 80 по отношению к несущей не получится? Заглянул в даташит, AD и не скрывает откровенно низкой ЭМС = высокий уровень IBS, опыт Linear пригодился бы к месту. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
APEHDATOP 2 5 марта, 2020 Опубликовано 5 марта, 2020 · Жалоба 2 hours ago, rloc said: Делал на нем ДСМ на 300МГц по ФД 300 МГц - такт для ДСМ правильно? Бывают ли ДСМ с больши тактом? Очень уж горб напрягает на минус 70 дБн/Гц на отстройке от 1МГц до 100МГц - это с учётом внешнего ДСМ С внутренним ДСМ 41513 горб падает на 5-6 дБ Непонятно как ADISim PLL учитывает внешний ДСМ . Просто пишет Choose Fractional-N Modulus. Modulus Range. Set Modulus : 2 в 25-ой и всё. И ничего поменять нельзя. И шаг получается меняется целочисленным ADF5000 (2.9 Гц) при делении на 2. Делим на 4 - шаг 11.9 Гц. То есть дробный - фиксирован? Так получается? Или я что-то неправильно делаю? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
khach 43 5 марта, 2020 Опубликовано 5 марта, 2020 · Жалоба 4 hours ago, rloc said: Да это же до боли знакомый прескалер NB7N017M на 3.5ГГц. Делал на нем ДСМ на 300МГц по ФД, до сих пор в некоторых изделиях идет. Я подобное делал на MC100EP016 - 8 битном счетчике ЭСЛ с предзагрузкой. И встречал подобную же реализацию у родешварца. Вопрос- может кто подсказать реализацию DCM и регистров управления для мелкой ПЛИС для такого синтезатора? Реализация была, но для древнего Xilinx и нарисована в виде схемы а не HDL. Хотелось бы DCM на CPLD типа XC95144 реализовать или чем то подобном чтобы с FPGA не связываться. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
APEHDATOP 2 6 марта, 2020 Опубликовано 6 марта, 2020 · Жалоба Кто-либо может прояснить ситуацию с ADF41512 ? Он существует или нет? В библиотеке присутствует с частотой сравнения ЧФД равной 200 МГц. Тем самым снижается уровень шумов от ДСМ В интернете удалось найти только это на 56-ой странице: https://www.google.ru/url?sa=t&rct=j&q=&esrc=s&source=web&cd=9&cad=rja&uact=8&ved=2ahUKEwjb-qDL2IXoAhWIs4sKHXwwCrwQFjAIegQIBBAB&url=https%3A%2F%2Fez.analog.com%2Fcfs-file%2F__key%2Fcommunityserver-wikis-components-files%2F00-00-00-02-55%2F03_2D00_23_2D00_17FundamentalsofClocksWebcast.pdf&usg=AOvVaw3pf1KJjkhumlYcFzdFnIsR Видимо не получился? И у ADF41513 ЧФД = 200 МГц, что не по даташиту Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rloc 57 6 марта, 2020 Опубликовано 6 марта, 2020 · Жалоба 23 часа назад, khach сказал: Хотелось бы DCM на CPLD типа XC95144 реализовать или чем то подобном чтобы с FPGA не связываться. Многоразрядная математика и CPLD не совместимы. В 05.03.2020 в 15:35, APEHDATOP сказал: 300 МГц - такт для ДСМ правильно? Для ДСМ и ФД, ДСМ был во внешней ПЛИС, полоса - около 1МГц, а с NB7N017M скорее шире не получится, переключение только между двумя коэффициентами деления. Мое представление о быстром однопетлевом ФАПЧ примерно такое, по опыту работы с ЦАП и ДСМ: Мало кто знает, или не встречали на практике, но с помощью ДСМ можно повышать динамику 8-ми и более разрядных преобразователей. На схеме указан ЦАП - LTC2000A 11-bit - по линейности он лучше, чем 14 или 16. Поясню на графике INL ниже: Для ФАПЧ вся полоса Найквиста не нужна, а сужение полосы при модуляции дает динамику не хуже, а скорее лучше, чем при 16 битах, но с сохранением более высокой линейности. В чем преимущество перед ДСМ в интегральных PLL? В PLL микросхемах ДСМ оперирует ~4-8 коэфф. деления, что соответствует ~2-3 разрядам, значит повышение ДД требует применения фильтров высокого порядка. В ЦАП ДД стартует с 11 бит. Плюс автоматически решается проблема с IBS. Без оглядки на ФШ, как-то так. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
blackfin 27 6 марта, 2020 Опубликовано 6 марта, 2020 · Жалоба 6 minutes ago, rloc said: На схеме указан ЦАП - LTC2000A 11-bit - по линейности он лучше, чем 14 или 16. Сомневаюсь. Чтобы сравнить их по линейности, нужно привести все эти графики к одному масштабу. То есть, график для LTC2000-14 нужно умножить на 4 и наложить на график для LTC2000-16. Тогда оба графика будут в одном масштабе. То же нужно сделать и для LTC2000-11. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rloc 57 6 марта, 2020 Опубликовано 6 марта, 2020 · Жалоба 6 минут назад, blackfin сказал: график для LTC2000-14 нужно умножить на 4 и наложить на график для LTC2000-16. Уточню - на 2 умножить, с учетом разного масштаба. И после масштабирования 11 бит окажется более линейным. Pipeline DAC строятся по 2-х каскадной схеме, т.е. в преобразователе код-ток стоит не 2^N источников, а 2^N1 + 2^N2. 11-битный преобразователь может строится по однокаскадной схеме. Это все статическая линейность, динамическая выше и она опять меньше у 11-битного преобразователя, где гличи меньше, по причине меньшего кол-ва источников тока. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
blackfin 27 6 марта, 2020 Опубликовано 6 марта, 2020 · Жалоба 20 minutes ago, rloc said: Уточню - на 2 умножить, с учетом разного масштаба. Согласен. С учетом разного масштаба нужно умножить на два. Но после этого INL для LTC2000-16 и INL для LTC2000-14 будут иметь визуально практически равные амплитуды.. Откуда вывод про бОльшую линейность? То же и для LTC2000-11. Но тут манипуляции с графиком вообще нереальны так как ошибка в оценке линейности на основе графика будет большая. Нужна уже оценка в цифрах из DS. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rloc 57 6 марта, 2020 Опубликовано 6 марта, 2020 · Жалоба 1 минуту назад, blackfin сказал: Откуда вывод про бОльшую линейность? Согласен, не самый удачный пример. Выводы основываются на знании архитектур современных скоростных ЦАП. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
khach 43 7 марта, 2020 Опубликовано 7 марта, 2020 · Жалоба 22 hours ago, rloc said: Для ДСМ и ФД, ДСМ был во внешней ПЛИС, полоса - около 1МГц, а с NB7N017M скорее шире не получится, переключение только между двумя коэффициентами деления. Вот поэтому и применялась MC100EP016 - ее делитель прогружали на каждом такте модулятора. Была последовательность из 4 или 8 модулей. Последовательность формировалась на сдвиговых регистрах с ОС, поэтому никакой особой математики там не было. Реализовано это было на XC3000 не помню какой- я тогда в ПЛИС не лез. MC100EP016 это и был Multi Modulus Divider с блок-схемы, хотя перед ним вроде был целочисленный прескалер. А вот по структуре дельта-сигма многомодульного модулятора и был вопрос. Как то уж очень хорошо оно спуры давило по сравнению со современными синтезаторами и мелкий шаг перестройки давало. Или просто тогда измериловка была не очень? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rloc 57 7 марта, 2020 Опубликовано 7 марта, 2020 · Жалоба 6 часов назад, khach сказал: Последовательность формировалась на сдвиговых регистрах с ОС, поэтому никакой особой математики там не было. Математика определяется не количеством переключаемых коэфф., а порядком и динамическим диапазоном. По определению, динамика 90дБ и более требует определенного кол-ва разрядов. Просто аккумулятор - это 0-ой порядок, что дает повод думать о простых вычислениях. 3-го или 4-го порядка иногда не хватает - многие видели, как в документации отдельной строкой прописываются дробные спуры - это нехватка ресурсов, недостаточная меширующая способность NTF (Noise Transfer Function). В современных FPGA реализуются ДСМ 8 порядка и выше. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Vitaly_K 0 9 марта, 2020 Опубликовано 9 марта, 2020 · Жалоба On 3/7/2020 at 10:09 PM, rloc said: Математика определяется не количеством переключаемых коэфф., а порядком и динамическим диапазоном. По определению, динамика 90дБ и более требует определенного кол-ва разрядов. Просто аккумулятор - это 0-ой порядок, что дает повод думать о простых вычислениях. 3-го или 4-го порядка иногда не хватает - многие видели, как в документации отдельной строкой прописываются дробные спуры - это нехватка ресурсов, недостаточная меширующая способность NTF (Noise Transfer Function). В современных FPGA реализуются ДСМ 8 порядка и выше. 8 порядок и выше?! Можете привести практический пример? А то больше похоже на фантастику. Это какой же ЧФД может выдержать получаемую при этом громаднейшую девиацию фазы?. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rloc 57 9 марта, 2020 Опубликовано 9 марта, 2020 · Жалоба 7 часов назад, Vitaly_K сказал: Можете привести практический пример? В оригинале: https://ieeexplore.ieee.org/document/8088966 Альтернативно: http://circuits.ece.ntua.gr/documents/conferences/C80_Wide-Band Frequency Synthesis Using_Hardware-Efficient Band-Pass Single-Bit Multi-Step_Look-Ahead Sigma-Delta Modulators.pdf 7 часов назад, Vitaly_K сказал: какой же ЧФД Примеров применения СДМ высокого порядка для частотной модуляции у меня нет, давно этим вопросом не интересовался. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Vitaly_K 0 9 марта, 2020 Опубликовано 9 марта, 2020 · Жалоба 3 hours ago, rloc said: В оригинале: https://ieeexplore.ieee.org/document/8088966 Альтернативно: http://circuits.ece.ntua.gr/documents/conferences/C80_Wide-Band Frequency Synthesis Using_Hardware-Efficient Band-Pass Single-Bit Multi-Step_Look-Ahead Sigma-Delta Modulators.pdf Примеров применения СДМ высокого порядка для частотной модуляции у меня нет, давно этим вопросом не интересовался. Ссылки не по теме. Там нет речи о Fractional-N PLL синтезаторе, который здесь обсуждается, см. рисунок, приведенный khach чуть выше. Если в нём применить 8-ой или выше порядок, то коэффициенты деления будут меняться в диапазоне сотен единиц. Чтобы при этом обеспечить работу ЧФД на линейном участке, значения коэффициентов деления должны составлять многие тысячи единиц (необходима достаточно малая девиация фазы). Нетрудно представить, что будет с шумами и быстродействием такого синтезатора и будет ли он кому-то нужен. Обычно используют 2-ой, изредка 3-ий порядки (по Вашей терминологии), то есть MASH-3 и MASH-4.. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться