Vitaly_K 0 23 июля, 2020 Опубликовано 23 июля, 2020 · Жалоба 1 hour ago, Самурай said: Опять это абстрактное "много"... Много, это все-таки сколько? Где цифры, Билли? Нам нужны цифры!:))) Ну хорошо, берем оригинальный CORDIC, выходные sin/cos по 16 бит, угол 18 бит, внутренняя разрядность всех регистров соответственно тоже 16/18 бит, итераций 18 ---> спуры -100 дБ. Это еще низкая динамика? Два дополнительных бита для угла уже попадают под критерий «много больше»?:) Допустим, что это действительно низкая динамика, ну так назовите свою цифру! А как устроен этот CORDIC? Можете привести структурную схему или дать соответствующую ссылку? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rloc 56 23 июля, 2020 Опубликовано 23 июля, 2020 · Жалоба 4 часа назад, Самурай сказал: внутренняя разрядность всех регистров соответственно тоже 16/18 бит, итераций 18 ---> спуры -100 дБ Приведу график зависимости SFDR от внутренней разрядности и количества итераций: По материалам публикации: "Spurious-Free Dynamic Range of CORDIC Based Digital Quadrature Demodulator" Pavel I. Puzyrev, Kirill V. Semenov, Sergey A. Zavyalov, Omsk State Technical University, Omsk, Russia, 2018 Для 100дБ разрядность по данным/аргументу нужна примерно 20бит/19бит при 18 итерациях, для 120дБ (что более актуально) - 24бит/23бит при 20 итерациях. Для аппроксимации по Тейлору с динамикой 120дБ, как помню, нужно два умножителя 18x18 бит и память 512x32 слов. Второй вариант занимает немного меньше места и латентность меньше. Примерно так. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Raven 11 23 июля, 2020 Опубликовано 23 июля, 2020 · Жалоба 20 minutes ago, rloc said: Для 100дБ разрядность по данным/аргументу нужна примерно 20бит/19бит при 18 итерациях, для 120дБ (что более актуально) - 24бит/23бит при 20 итерациях. Для аппроксимации по Тейлору с динамикой 120дБ, как помню, нужно два умножителя 18x18 бит и память 512x32 слов. Второй вариант занимает немного меньше места и латентность меньше. Примерно так. Это, наверное, если в FPGA имплементировать, на готовеньких умножителях и памяти. А если в ASIC, то еще надо посмотреть, что лучше окажется - и по площади, и по латентности. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Dimidrol 0 23 июля, 2020 Опубликовано 23 июля, 2020 · Жалоба 1 час назад, Raven сказал: Это, наверное, если в FPGA имплементировать, на готовеньких умножителях и памяти. А если в ASIC, то еще надо посмотреть, что лучше окажется - и по площади, и по латентности. Можно попробовать стравнить ниже по ссылкам. Но на ПЛИС веселее LUT-based ЦВС делать, а если уж нужных ресурсов не остается, то делать CORDIC на логических ячейках. https://www.xilinx.com/support/documentation/ip_documentation/ru/dds-compiler.html https://www.xilinx.com/support/documentation/ip_documentation/ru/cordic.html Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
khach 42 24 июля, 2020 Опубликовано 24 июля, 2020 · Жалоба 11 hours ago, Raven said: Это, наверное, если в FPGA имплементировать, А какая максимальная частота получается при такой разрядности на доступных FPGA? И каковы спуры от ядра FPGA по питанию и шине ЦАП по сравнению со спурами CORDIC? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Raven 11 24 июля, 2020 Опубликовано 24 июля, 2020 · Жалоба 1 hour ago, khach said: А какая максимальная частота получается при такой разрядности на доступных FPGA? Сам такое не имплементировал. Могу только оценить примерно. Если отталкиваться от предельной частоты автогенерации на цепочке вентилей в 350 МГц (а самые современные семейства, кажется, уже и поболее могут), то правильный DSP-конвейер вполне может работать на частотах 150-250 MHz. А CORDIC по своей итерационной природе хорошо конвейеризуется. Quote И каковы спуры от ядра FPGA по питанию и шине ЦАП по сравнению со спурами CORDIC? Вопрос законный и интересный. И он сразу должен возникать в мозгу архитектора системы. Но, как сказал выше, я такими системами не занимался. Пусть свое слово скажут реальные имплементаторы. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
blackfin 25 24 июля, 2020 Опубликовано 24 июля, 2020 · Жалоба 2 hours ago, khach said: А какая максимальная частота получается при такой разрядности на доступных FPGA? Умножители в Kintex-7/Virtex-7 работают на частоте от 550 МГц до 740 МГц. BRAM работает на частотах от 460 МГц до 600 МГц. Ессно, зависит от спид-грейда чипа. Но в DDS на умножителях таблицы маленькие, так что вполне вероятно влезут в LUTRAM. Так что вполне реально сделать 24-х битный DDS на 600++ МГц, КМК. В современных FPGA умножителей сотни, так что вместо Тейлора можно сделать DDS на шести умножителях и трех сумматорах. Спуры в таком случае будут близки к теоретически возможным. То есть, в конечном счете будут определяться внешним ЦАП'ом. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Dimidrol 0 24 июля, 2020 Опубликовано 24 июля, 2020 · Жалоба 4 часа назад, blackfin сказал: То есть, в конечном счете будут определяться внешним ЦАП'ом. Вот это правильно. Не пойму к чему все эти рассуждения о CORDIC сейчас. Цифровое ядро ЦВС любой производительности влезает в современную ПЛИС со свистом. И тут никто не упоминал еще, что ЦАПы скоростные принимают сразу N (N>1) выборок за такт, поэтому само ядро должно уметь считать сразу N последовательных выборок, что в принципе, грубо, равносильно увеличению количества ресурсов ПЛИС в N раз. И все-равно это не является проблемой. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Allexiy 0 8 августа, 2020 Опубликовано 8 августа, 2020 · Жалоба On 5/9/2020 at 4:42 AM, Chenakin said: Возвращаюсь к нашим баранам. Прошу прокомментировать performance/price: TriSynt Интересно за счет чего удалось получить низкий шум и высокую скорость перестройки? Может кто прокомментирует. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rloc 56 8 августа, 2020 Опубликовано 8 августа, 2020 · Жалоба 3 часа назад, Allexiy сказал: за счет чего удалось получить низкий шум и высокую скорость перестройки? Прямой синтез. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Chenakin 14 2 октября, 2020 Опубликовано 2 октября, 2020 · Жалоба Информация по шумам – транзисторам. Возможно, кому-то будет интересно. Phase Noise.pdf Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rloc 56 2 октября, 2020 Опубликовано 2 октября, 2020 · Жалоба Александр и Николай, спасибо за проделанную работу! По-настоящему важное и востребованное исследование. Бегло прочитал и есть вопрос. Рис. 7 Шумы усилителей GaAs pHEMT и GaN HEMT. Можно повторить измерения, но со схемой включения входной цепи, как у HMC8411 (цепь L2R2C11)? Идея такая: закоротить цепь затвора по DC (если вход именно такой), уменьшить тем самым фликкер по постоянному напряжению и перенос его на RF. Где-то номинал емкости С11 (допустим 100мкФ) или резистора R2 могут сыграть решающую роль. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Chenakin 14 23 октября, 2020 Опубликовано 23 октября, 2020 · Жалоба Статья Геворкяна В.М. по DRO в Microwave Journal (Invited Paper): Article_Gevorkyan.pdf Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Chenakin 14 12 ноября, 2020 Опубликовано 12 ноября, 2020 · Жалоба --- Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Xenia 43 12 ноября, 2020 Опубликовано 12 ноября, 2020 · Жалоба 03.10.2020 в 02:18, rloc сказал: Эта схема, ее принцип и разговоры о шумах живо напомнили мне страницу из старой эзотерической книги. :) Генераторы ДГ-2 и ДГ-3. ) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться