[rloc 49]

Симбиоз DDS и SRD?

Зачем же так буквально воспринимать :) В отдельности. Совместно можно, для решения вопросов со смесительными спурами, но это уже совсем другая история.

[тау 29]

Всё это точно так же можно использовать для FPGA+ЦАП, получить больший динамический диапазон по шумам квантования, чем на первый взгляд ЦАП позволяет, если используется не весь диапазон частоты дискретизации или есть переключаемые аналоговые восстанавливающие фильтры.

подобные попытки перевести все к 1-битному цапу с расширением спектра за счет псевдослучайного SDM реализованы до выходных частот порядка 50-150(?) Мгц на чипах дробных делителей (и в составе с фазовым детектором для целей дальнейшей отфильтровки введенного шума). Пока они нас порадовать особо не могут, т.к. по сравнению с целочисленными делителями пока сплошной проигрыш ( а может я уже ошибаюсь ?? )

Однако за комментарий - большое спасибо, petrov

[Chenakin 13]

В большинстве случаев ADC/DAC заменяют TDC/DTC (Digital to Time Converter). Поиск в интернете привел к такому же выводу:

PICOSECOND-ACCURACY DIGITAL-TO-TIME CONVERTER FOR PHASE-INTERPOLATION DDS

Интересная статья. Использованием программируемой задержки удалось снизить спуры однобитного DDS до -80 дБн. Неплохо для начала. Но тут я согласен с VCO в том, что:

 

В данном случае должно иметь место преобразование код-задержка. Может статься, что на первых порах оно будет сложнее, чем ЦАП.

Но сама по себе идея великолепна в своём принципе. Другой вопрос - как её реализовать на практике, не угробив шумы исходной опоры?

Может RC-цепочка с варикапом?

 

В любом случае, там где возможно, нужно использовать ADC/DAC, лишней информация об амплитуде точно не будет, а скорее всего станет главным козырем в размене одних характеристик на другие.

Согласен. Только где? Я имею в виду, что наиболее ценная информация об амплитуде находится в районе перехода через 0, а именно там она обычно и обрезается при реконструкции всей синусоиды.

 

Когда Fclk на пределе для более простых цифровых узлов , нежели умножители, поможет только аналоговый фильтр. Но на него надо подавать честные отсчеты синуса.

А почему именно синуса? А если пилу (или что-то ещё, не знаю – мы ведь сами задаем функцию в LUT)? Получится прямая через две точки.

 

А почему надо останавливаться? Возможна ли дальнейшая обработка сигнала такого варианта DDS?

А как Вам такое :)?

 

Anti_Jitter_Neil_Downie.pdf

 

[rloc 49]

Может RC-цепочка с варикапом?

Из-за нелинейности варикапа потребуется калибровка, зачем? RC-цепь или эквивалент лежат в основе большинства TDC/DTC. Как уже писал, вариант с интегрированием не подойдет по быстродействию, потому что для формирования нужна более высокая частота, чем частота выдачи данных. В варианте с переключаемыми R/C получаем матрицу элементов, такую же по сложности, как в ЦАП, только здесь есть одна неприятность - при больших задержках, малых токах, получаем высокий шум/джиттер. В ЦАП вклад младших разрядов, малых токов, в общую мощность сигнала не существенный, шум не увеличивается.

 

Согласен. Только где? Я имею в виду, что наиболее ценная информация об амплитуде находится в районе перехода через 0, а именно там она обычно и обрезается при реконструкции всей синусоиды.

В нуле синусоида не обрезается, реконструирующий фильтр в нужный момент времени заставляет пересечь ось X. Говоря про размен, имею ввиду три параметра шум-спуры-полоса и ЦАП позволяет гибко играться между ними. В глобальном смысле ЦАП выгоднее универсальностью своего применения, большей востребованностью, технологии развиваются быстрее, больше фирм заинтересовано в выпуске.

 

А почему именно синуса?

Пила имеет больше гармоник, на нелинейностях все эти гармоники будут интермодулировать с другими частотами (тактовой), и на выходе вылезет больше спур в рабочей полосе.

 

А если пилу (или что-то ещё, не знаю – мы ведь сами задаем функцию в LUT)? Получится прямая через две точки.

А чем кстати легче интерполировать в аналоге: прямой или синусом?

[VCO 0]

А почему именно синуса? А если пилу (или что-то ещё, не знаю – мы ведь сами задаем функцию в LUT)? Получится прямая через две точки.

Для моделирования пилы понадобится больше точек, чем две из-за ошибок ЦАПа.

Но мысль неплохая, просто надо уйти от шаблона, навязываемого синусом DDS.

Кто там нам дальше жить мешает? Фильтр? К чёрту фильтр, даёшь интегратор :)

 

А правильно ли использовать ЦАП, используемый для синуса DDS, для создания пилы? И нужна ли вся пила?

Если моделируем ЦАПом, затем фильтруем - макушки пропускаем и срубаем. Может всё-таки трапеция какая?

Ну или скруглённая пила, где мы чётко знаем "зону ошибок" и игнорируем её при построении линейных участков?

Пила имеет больше гармоник, на нелинейностях все эти гармоники будут интермодулировать с другими частотами (тактовой), и на выходе вылезет больше спур в рабочей полосе.

Там же потом Александр предлагает поделить частоту пополам и построить меандр.

Все эти проблемы, если я правильно понял, исчезнут после создания меандра. Нет?

 

Вообще, мне вместо ЦАП для формирования пилы как-то смутно видится ЦАИ - цифро-аналоговый интегратор.

Почему смутно, да потому, что я в них ничего не соображаю, а вникать более глубоко пока некогда - испытания.

[rloc 49]

Там же потом Александр предлагает поделить частоту пополам и построить меандр.

Все эти проблемы, если я правильно понял, исчезнут после создания меандра. Нет?

Нет, конечно.

[khach 38]

А встречался ли кому-нибудь синтезатор с фазовым детектором на основе Analog Lag Correlator? Радиоастрономы очень его любят. Почитать можно тут http://www.astro.umd.edu/~harris/spectrom.html WASP2 Analog Lag Correlator например. На самом деле это набор смесителей вдоль двух линий задержки. Выходы смесителей можно сложить с различными весовыми функциями и получить как сигнал захвата ФД, так и синус для ДДСа. Плохо только что эта конструкция только на одну частоту настроена.

[Chenakin 13]

В глобальном смысле ЦАП выгоднее универсальностью своего применения, большей востребованностью, технологии развиваются быстрее, больше фирм заинтересовано в выпуске.

Это, да. Собственно, я не против ЦАП как такового. Только вот ЦАП получается самым слабым звеном в DDS (частота клока, линейность, кол-во битов, цена и т.д.), не находите?

 

А чем кстати легче интерполировать в аналоге: прямой или синусом?

Наверное, экспонентой :) (заряд-разряд емкости).

А вообще я имел в виду цифровую интерполяцию. Смотрите, есть два точных отсчета (в цифре) и известна функция (сами ж ее задаем). Мало того, мы и отсчеты сами задаем и заносим в LUT. Казалось бы, одно вычисление (y=kx, а клок FPGA повыше чем в ЦАП) или аппроксимацию этого занести в LUT, ну или упрощенный ЦАП в конце концов, чтоб не связываться с “высокими технологиями”. Вроде где-то совсем рядом, но поди ж ты, не вырисовывается… Ладно, оставим это, а то на второй круг уже пошли.

 

 

[VCO 0]

Мало того, мы и отсчеты сами задаем и заносим в LUT. Казалось бы, одно вычисление (y=kx, а клок FPGA повыше чем в ЦАП) или аппроксимацию этого занести в LUT, ну или упрощенный ЦАП в конце концов, чтоб не связываться с “высокими технологиями”. Вроде где-то совсем рядом, но поди ж ты, не вырисовывается…

Отсчётов слишком мало для прецизионного позиционирования старта экспоненты.

FPGA - слишком грубый инструмент для практической реализации таких отсчётов.

Нужен специальный инструмент, и он как раз много сложнее самых крутых ЦАП.

[rloc 49]

Собственно, я не против ЦАП как такового. Только вот ЦАП получается самым слабым звеном в DDS (частота клока, линейность, кол-во битов, цена и т.д.), не находите?

Ах, вот оно что :) Попробую развеять мифы, легенды, фобии. Клок - алгоритм формирования синуса хорошо распараллеливается, пусть даже частота ЦАП будет раз в 8/16/32 выше FPGA, биты - в алгоритме формирования синуса можно использовать аппроксимацию по Тейлору (закладывается в стандартные библиотеки), больших таблиц не нужно, ресурсов по современным меркам хватает 1%-10% от младших семейств FPGA, разрядность около 20 бит при 48 битах частоты, что на текущий момент вполне достаточно, линейность - немного посложнее, но как видели выше, вопрос решаем, ресурсов поболее, в младшие семейства быстрых FPGA уложиться можно, цена - согласен, высокая (в основном ЦАП, при оптимизации по стоимости), но когда начинаешь считать, сколько этот "кубик" может заменить/упростить, по себестоимости выходит немного дороже QS (сравнение конечных изделий), потребление - много, чем-то надо жертвовать.

[тау 29]

Наверное, экспонентой :) (заряд-разряд емкости).

зачем же экспонентой. можно прямой , при больших постоянных времени RC цепи , кусочки очень похожи на отрезки. Ну или интегратор на худой конец .

Подавать не отсчеты ЛУТ для треугольника, а разницу между соседними отсчетами - получится "аналоговое вычисление y=kx" . Конечно ЦАП для этого также нужен внутри ДДС. А цифровую разницу в 1 действие по-любому сделать несложно. ВОт только еще аналоговый компаратор хороший потребуется. А где ж его взять ?

 

Был бы синус - профильтровали бы отсчеты без потерь , а с треугольником оно вона што выходит

Изменено 10 октября, 2016 пользователем тау

[VCO 0]

Синус - это плохой меандр

[Гость TSerg]

Синус - это плохой меандр

"Меандр - это крутой синус" (С) Jeer,

[Den64 0]

"Меандр - это крутой синус" (С) Jeer,

Меандр - это много синусов

[Vitaly_K 0]

Меандр - это много синусов

Совершенно верно, и не надо ещё что-то придумывать.