[sazh 8]

3) ну собствено и всё. функциональное и временное моделирование в ModelSim прошли успешно. по переднему фронту rx_outclock данные на выходе валидны.

 

А можно посмотреть тестбенчи на первый и Ваш варианты.

И *.sdc файл в придачу.

[juvf 17]

А можно посмотреть тестбенчи на первый и Ваш варианты.

И *.sdc файл в придачу.

не понял, какой тестбенч "на первый и Ваш варианты"? У меня один тестбенч. test.v

`timescale 1ps/1ps
module test;
  reg FCLK;
    reg [3:0] rxIn;
    integer d;
    wire DCO;
    wire [13:0]Out1;
    wire [13:0]Out2;
    wire [27:0]Out3;

lvds_Alt fpga(
    .FR(FCLK),
    .AdcData(rxIn),
    .DCO(DCO),
    .Out1(Out1),
    .Out2(Out2),
    .Out3(Out3)
);
    initial
        begin
        d = 27'h5555;
        rxIn = 0;
        end

    always 
        begin
        #10000 FCLK = 1;
        #10000 FCLK = 0;
        end
        
    always @ (FCLK)
        begin
            rxIn[0] = d[13];
            rxIn[1] = d[12];
            rxIn[2] = d[13];
            rxIn[3] = d[12];
        #1428
            rxIn[0] = d[11];
            rxIn[1] = d[10];
            rxIn[2] = d[11];
            rxIn[3] = d[10];
        #1429
            rxIn[0] = d[9];
            rxIn[1] = d[8];
            rxIn[2] = d[9];
            rxIn[3] = d[8];
        #1428            
            rxIn[0] = d[7];
            rxIn[1] = d[6];
            rxIn[2] = d[7];
            rxIn[3] = d[6];
        #1429            
            rxIn[0] = d[5];
            rxIn[1] = d[4];
            rxIn[2] = d[5];
            rxIn[3] = d[4];
        #1428        
            rxIn[0] = d[3];
            rxIn[1] = d[2];
            rxIn[2] = d[3];
            rxIn[3] = d[2];
        #1429
            rxIn[0] = d[1];
            rxIn[1] = d[0];
            rxIn[2] = d[1];
            rxIn[3] = d[0];
        
        #700

            d = ~d;
            
        end
    

endmodule

а про *.sdc файл я пока низнаю, еще не выучил. :laughing: Что это такое и где его взять?

[sazh 8]

а про *.sdc файл я пока низнаю, еще не выучил. :laughing: Что это такое и где его взять?

 

http://embedders.org/content/timequest-dly...hast-1-vvedenie

 

[infinity 0]

Ну вобщем победил я этот lvds. Без образцового проекта. Внешний PLL идёт лесом. вот как я его настроил (мож кому полезно будет, а может мне подсказка на будущее)

 

Занимаюсь сейчас похожей задачей. Подключаю LTC2174 к ep3se. Отличие лишь в том, что я использую железные serdes'ы. Непонятно, почему вы посчитали, что сигнал FRAME можно использовать в качестве опорного генератора для pll плис? Ведь нигде не сказано, что по шумам он не хуже, чем DCO. Что у вас получилось по шумам?

 

Хотя с другой стороны, если в качестве опоры для pll serdes'ов использовать DCO, непонятно как использовать FRAME для синхронизации. Нет идей? :-)

Изменено 3 апреля, 2011 пользователем infinity

[juvf 17]

Пока нет. Функциональное и временное моделирование у меня заработало в модулсиме. Платы заказали. Пока плат живых нет. Про реальную работу ни чего сказать не могу.

 

Непонятно, почему вы посчитали, что сигнал FRAME можно использовать в качестве опорного генератора для pll плис? Ведь нигде не сказано, что по шумам он не хуже, чем DCO. Что у вас получилось по шумам?

А почему нет? Мне ТЗ когда давали, мне сразу сказали чтоб я плис тактировал сигналом FRAME. В ПП на всякий случай кинул отдельный клок на плис, но думаю он не понадобится.

 

Хотя с другой стороны, если в качестве опоры для pll serdes'ов использовать DCO

Ни когда железные serdes не использовал. Ну и без FRAME ни как не засинхронизировать кадр.

[Future312 0]

Пока нет. Функциональное и временное моделирование у меня заработало в модулсиме. Платы заказали. Пока плат живых нет. Про реальную работу ни чего сказать не могу.

Платы в конце-концов заработали? Если да, то какой результат?