[ViKo 1]

прежде чем так категорично спорить, прочитайте любой даташит на хилый слайс. В отличие от альтеры у хилых есть блок специальных функций - генератор адреса, который позволяет изменять контент люта на лету. Это позволяет на 4-х входовом люте сделать однобитную память на 16 адресов.

Если так, виноват! Извиняюсь :crying:

А SLICE - это то, что в Altera зовется LAB?

Впечатляет!

[des00 25]

А SLICE - это то, что в Altera зовется LAB?

slice это аналог LE, аналог LAB это CLB

 

[_Maks 0]

slice это аналог LE

Не совсем:

Each Spartan-6 FPGA slice contains four LUTs and eight flip-flops.

К слову, в 1,430 слайсов, что равняется 5720 LUT. За счет 6ти входовой логике Xilinx приравнивает это к 9152 логическим ячейкам, что как по мне - черезчур щедро за дополнительные два входа. Как думаете?

Изменено 1 ноября, 2010 пользователем _Макс

[ViKo 1]

Не совсем:

Скорее, какое-то промежуточное звено в иерархии.

[SergeyF 0]

Не совсем:

 

К слову, в 1,430 слайсов, что равняется 5720 LUT. За счет 6ти входовой логике Xilinx приравнивает это к 9152 логическим ячейкам, что как по мне - черезчур щедро за дополнительные два входа. Как думаете?

Нормально и вполне честно. Вот Altera ценит свой ALM в Stratix (6LUT+2adder+2DFF) примерно в 2,5 логических элемента Cyclone (4LUT+DFF). У меня на паре проектов, что я пробовал компилировать под оба семейства, получилось соотношение около 1,8.

[_Maks 0]

Могут быть случаи, когда больше 4х входовых LUT предпочтительнее, чем меньше 6ти входовых? Соотношение по Xilinx - 1,6. Привидите примеры.

[ViKo 1]

Могут быть случаи, когда больше 4х входовых LUT предпочтительнее, чем меньше 6ти входовых?

Счетчик. Сумматор. Если на каждый логический элемент приходит всего пара сигналов, и выход используется.

[dmitry-tomsk 0]

Не совсем:

 

К слову, в 1,430 слайсов, что равняется 5720 LUT. За счет 6ти входовой логике Xilinx приравнивает это к 9152 логическим ячейкам, что как по мне - черезчур щедро за дополнительные два входа. Как думаете?

У меня такой пример. Дециматор на базе симметричного ких фильтра в virtex-4 (с 4-мя входовыми lut) занимает 350 dff 249 lut, в spartan-6 - 188 dff 166 lut. Причём максимальный коэффициент прореживания вдвое больше в spartan-6, так как у него память на 32 бита. Плюс блоки ramb делятся на два sdp блока, очень экономит память.

[_Maks 0]

У меня такой пример. Дециматор на базе симметричного ких фильтра в virtex-4 (с 4-мя входовыми lut) занимает 350 dff 249 lut, в spartan-6 - 188 dff 166 lut. Причём максимальный коэффициент прореживания вдвое больше в spartan-6, так как у него память на 32 бита. Плюс блоки ramb делятся на два sdp блока, очень экономит память.

249/166 = 1.5, а Xilinx дает завышение на 1.6 :(

[Beby 8]

Господа-товарищи, а о чём спор то: какие/чьи попугаи (LE) более честные ?? - да ничьи ! Сначала появились попугаи, теперь эквивалентные попугаи... - бредятина какая-то.

Оценивайте в LUTx, FF, BRAM, PLL по отдельности и не заводите никаких интегральных попугаев - всё равно невозможно выбрать универсальных весовых коэффициентов для сведения независимых параметров в кучу. Вот как, например, универсально учесть, что LUT6 - это 2 спаренных LUT5 с независимыми выходами ?? - иногда это даёт удвоение количества LUT, а иногда - просто монопениссуально. Как это иногда учесть в универсальном весовом коэффициенте ?

[_Maks 0]

Господа-товарищи, а о чём спор то: какие/чьи попугаи (LE) более честные ?? - да ничьи ! Сначала появились попугаи, теперь эквивалентные попугаи... - бредятина какая-то.

Оценивайте в LUTx, FF, BRAM, PLL по отдельности и не заводите никаких интегральных попугаев - всё равно невозможно выбрать универсальных весовых коэффициентов для сведения независимых параметров в кучу. Вот как, например, универсально учесть, что LUT6 - это 2 спаренных LUT5 с независимыми выходами ?? - иногда это даёт удвоение количества LUT, а иногда - просто монопениссуально. Как это иногда учесть в универсальном весовом коэффициенте ?

Уважаемый, нам с вами приходится выбирать между n LUT4 и m LUT6. Предложите свою методику выбора.

[Koluchiy 0]

Предлагаю методику выбора.

Создаете проект в виде элементарной ячейки предполагаемого в будущем проекта (считаем, что проект предполагается многоканальный или еще как-то повторяемый).

Эту самую ячейку компилируем под все интересующие семейства.

Результат умножаем на стоимость каждого ресурса в каждом семействе (которое получаем делением цены микросхемы на количество ресурса).

Результаты сравниваем, получаем оптимум.

[_Maks 0]

Предлагаю методику выбора.

Создаете проект в виде элементарной ячейки предполагаемого в будущем проекта (считаем, что проект предполагается многоканальный или еще как-то повторяемый).

Эту самую ячейку компилируем под все интересующие семейства.

Результат умножаем на стоимость каждого ресурса в каждом семействе (которое получаем делением цены микросхемы на количество ресурса).

Результаты сравниваем, получаем оптимум.

Вот беда, компилирование под девайсы разных производителей требует знания проприетарных программ. Полезно забежать наперед, особенно когда нет знания софта от всех производителей ПЛИС.

[des00 25]

Вот беда, компилирование под девайсы разных производителей требует знания проприетарных программ. Полезно забежать наперед, особенно когда нет знания софта от всех производителей ПЛИС.

что там знать то ? до первой сборки минут 15ть, основы изучаются за час. Кроме того что мешает взять универсальный синтезатор и сравнить результаты его работы?

[_Maks 0]

что там знать то ? до первой сборки минут 15ть, основы изучаются за час. Кроме того что мешает взять универсальный синтезатор и сравнить результаты его работы?

Есть универсальные синтезаторы? Это какие?