[expflash 0]

Здравствуйте. Для экономии места хотелось бы использовать подтягивающие резисторы внутри ПЛИС. Всвязи с этим вопрос: можно ли вывести эту информацию на схему из IODesigner'а и как настроть проверку в DxDesigner?

И еще вопрос. Как вообще настроить проверку на наличие подтягивающих резисторов?

В настойках я указываю:

Pull-up symbol res.1

Pull-up net VDD33

 

А в результате:

GROUP: Electrical

drc-201 - [schematic: Schematic1, net: $2N3662] Open Collector pin is not tied to VDD

drc-201 - [schematic: Schematic1, net: $2N3663] Open Collector pin is not tied to VDD

 

В чем ошибка?

 

[fill 2]

Здравствуйте. Для экономии места хотелось бы использовать подтягивающие резисторы внутри ПЛИС. Всвязи с этим вопрос: можно ли вывести эту информацию на схему из IODesigner'а и как настроть проверку в DxDesigner?

И еще вопрос. Как вообще настроить проверку на наличие подтягивающих резисторов?

В настойках я указываю:

Pull-up symbol res.1

Pull-up net VDD33

 

А в результате:

GROUP: Electrical

drc-201 - [schematic: Schematic1, net: $2N3662] Open Collector pin is not tied to VDD

drc-201 - [schematic: Schematic1, net: $2N3663] Open Collector pin is not tied to VDD

 

В чем ошибка?

 

Проверка происходит на уровне схемы. А резисторы находятся внутри микросхемы, т.е. на схеме платы их нет. Их наличие нужно в IBIS модели, если конечно хотите моделировать SI. Также возможно есть проверки их наличия на уровне разработки самой ПЛИС (т.е. в средствах размещения\трассировки ПЛИС). А на уровне схемы под плату эта информация не нужна (если только не описывать и всю внутренность ПЛИС на уровне подсхемы).

[expflash 0]

Тогда как разработчик схемы может передать разработчику ПЛИС требование включить на том или ином выводе подтягивающий резистор?

[fill 2]

Тогда как разработчик схемы может передать разработчику ПЛИС требование включить на том или ином выводе подтягивающий резистор?

 

Я так понимаю это отражается через задание I/O Standard. Т.е. в IOD выбираем для сигнала нужный I/O Standard и это передается в генерируемые Constraints Files.

В данный момент нет времени разбираться, но наверняка в средствах разработки ПЛИС есть признак типа пина указывающий используется ли внутреннее согласование (и какое) или нет.

 

Что касается проверки в DxD, по логике вещей получается, что вы хотите отлавливать какие цепи подключены к конкретному типу пина, т.е:

- задать новый тип пина

- создать новое правило в котором перечислить имена цепей которые можно подключать к данному типу пина

Но тут возникает другой вопрос, если из IOD генерируем иерархическую схему, то имена сигналов(IOD)=имена цепей(DxD), тогда чего тут отлавливать (при условии правильного назначения пинов в IOD) - ошибкам ручного соединения (по невнимательности) не откуда появится:rolleyes: .

 

В IOD есть возможность установить TERMINATION для Xilinx, которая благополучно попала в сгенерированный файл ucf

который можно прочитать в ISE и разработчик ПЛИС это сразу увидит.

Изменено 21 октября, 2010 пользователем fill
добавление