[Мур 1]

После Квартуса хотел по-быстренькому стелепать простенький проект, имея навыки VHDL. Для начальства все кирпичики собрал в Schematic для наглядности. Симуляция на ISim или на Model-Sim удовлетворяла до определённого момента.

Появилось 2 вопроса, ответ на которые оставил бы хорошие впечатления о среде.

1. Каким образом редактировать линии связи в схематике на отключение и перемещение элементов?

...Сделано громоздко. Прописать линию связи на удовлетворительное размещение возможно только через удаление всей линии. Потом опять приходится по-новой по всей схеме разводить... Что я делаю не так? Чего я не прочуствовал или не заметил?

2. При построении иерархического проекта наблюдаю аномалию в работе. Поект, нормально работающий в TOP-Level, при перемещении на нижний уровень перестаёт работать. Доказательством этого есть то, что поведение фрагмента схемы на верхнем уровне и такого же параллельно подключенного, но на нижнем уровне разное... Мало создания Schemstic Symbol этого фрагмента? Какие этапы я пропустил?

 

Где можно почитать об этих секретах?

Если не трудно корифеям, подсказажите выпадающие этапы технологии? :1111493779:

Изменено 13 октября, 2010 пользователем Мур

[VCO 0]

1. Каким образом редактировать линии связи в схематике на отключение и перемещение элементов?

...Сделано громоздко. Прописать линию связи на удовлетворительное размещение возможно только через удаление всей линии. Потом опять приходится по-новой по всей схеме разводить... Что я делаю не так? Чего я не прочуствовал или не заметил?

Самому хотелось бы посмотреть в глаза тому программёру, что Схематик сваял! Хоть бы тёзку из P-CADa изучил что-ли! Он в ISE НИКАКОЙ!!!

[Мур 1]

2. При построении иерархического проекта наблюдаю аномалию в работе. Поект, нормально работающий в TOP-Level, при перемещении на нижний уровень перестаёт работать. Доказательством этого есть то, что поведение фрагмента схемы на верхнем уровне и такого же параллельно подключенного, но на нижнем уровне разное... Мало создания Schemstic Symbol этого фрагмента? Какие этапы я пропустил?

 

Пересобрал все кубики по-новой(по-3-му разу!) и всё пошло. Звеняйте! Так и не понял что там было!...

 

Это ужасно, если Схематик такой дурной в редактировании! И за всё время существования он таким и был? Не понимаю! Иногда быстрее простенькую логику добавить ручками, чем в коде HDL сводить провода...

Вербально графика даёт меньше шансов для ошибки!

Изменено 13 октября, 2010 пользователем Мур

[Марик 0]

Думаю, что не ошибусь, если скажу, что каждый разработчик, хоть раз работавший в схематике ISE хотел забить гвоздь в голову его разработчику :)

При работе в схематике нужно уделять особое внимание соединениям между модулями (вернее их именам), лучше не юзать выдаваемые автоматически, а переназначать, плюс не забывать обновлять модули при редактировании. У меня такие проблемы встречались наиболее часто.

[AJIEKCEu 0]

Как кто-то говорил на форуме...

 

Xilinx делает очень много для продвижения языкового описания аппаратуры. В основном - ужасный редактор схем. В общем, хорошо бы его забросить и переходить на чистый VHDL.

[Maverick_ 15]

Как кто-то говорил на форуме...

 

Xilinx делает очень много для продвижения языкового описания аппаратуры. В основном - ужасный редактор схем. В общем, хорошо бы его забросить и переходить на чистый VHDL.

Почему?

Схемотехническим редактором пользуюсь исключительно для создания Top Level - другими словами для соединения всех разработанных блоков/модулей на VHDL.

В графике на мой взгляд наглядней. А если захочется тогда, схемотехнический редактор может сгенерировать список соединений блоков/модулей на HDL (VHDL, Verilog).

[_ANDREW 0]

Как кто-то говорил на форуме...

 

Xilinx делает очень много для продвижения языкового описания аппаратуры. В основном - ужасный редактор схем. В общем, хорошо бы его забросить и переходить на чистый VHDL.

 

 

Полностью поддерживаю, редактор настолько не дружелюбный, что действительно, проще перейти полностью на язык... а схемы просто просматривать в RTL viewer...

[Koluchiy 0]

Текстовый редактор в ISE тоже веселый.

У меня он почему-то периодически виснет наглухо при наборе текста.

[Мур 1]

Полностью поддерживаю, редактор настолько не дружелюбный, что действительно, проще перейти полностью на язык... а схемы просто просматривать в RTL viewer...

А вас не смущает, что RTL это уже интерпретация синтезатором вашего заказа на поведение нужного кирпичика? Может и не соответствовать ...

Опять таки вставить мелочёвку между кирпичиками придётся текстом, а если ещё простробировать тактовой ...и их ещё много(частот).

Наглядность должна быть привычной классическим элементам. Впрочем это дело привычки...

[Мур 1]

Вот и новые тормоза в интерфейсе с пользователем.

 

Опустить(down level) фрагмент схемы простым копированием на новый лист не получится, если в нём присутствуют блоки порождённые соre generator-ом. Их придётся забрасыать отдельно...

[Mahagam 0]

А вас не смущает, что RTL это уже интерпретация синтезатором вашего заказа на поведение нужного кирпичика? Может и не соответствовать ...

Опять таки вставить мелочёвку между кирпичиками придётся текстом, а если ещё простробировать тактовой ...и их ещё много(частот).

Наглядность должна быть привычной классическим элементам. Впрочем это дело привычки...

а вас не смущает что и ваш кирпичик подвергается оптимизации, вплоть до полного его искоренения?

а как в схематике отслеживать изменения в схеме?

а как показать на форуме неработающий кусок?

а как перенести готовое с другой платформы?

 

забудьте вы схематик. я бы на месте FPGA производителей вообще бы уже отменил возможность редактирования схем. только использование имеющихся.

[Мур 1]

а вас не смущает что и ваш кирпичик подвергается оптимизации, вплоть до полного его искоренения?

Я хозяин! Я должен видеть всё и соглашаться ...либо нет. До синтеза должно быть соответствие. Я должен иметь доступ к любой своей переменной или сигналу. После синтеза в 99 % это невозможно. там всё уже привязано к ячейкам в соответствии с библиотеками

а как в схематике отслеживать изменения в схеме?

Делай всё вовремя на этапе отработки поведения. Изменения будут(по инициативе синтезатора) когда я это позволю.

а как показать на форуме неработающий кусок?

не понял. Оценить проблемный кусок может только тестирование, где мне всё, как инициатору, всё доступно

а как перенести готовое с другой платформы?

Вы о ПЛИС? Когда принято решение о принятии за основу текущего проекта, перейти , например в ACTEL можно и без схематика, а собрать отработанные кирпичи на HDL. Наплевать на наглядность уже можно..

 

забудьте вы схематик. я бы на месте FPGA производителей вообще бы уже отменил возможность редактирования схем. только использование имеющихся.

А кто говорит, что я не использую имеющееся?

Считаю глупостью не пользоваться простыми приёмами с простой логикой. В коде эти трюки не такие прозрачные...

 

Вы не поверите, но есть довольно уважаемые конторы, которые HDL используют очень редко. И занимаются ЦОС на базе FFT FIR RAM NCO FIFO... Счётчики, дешифраторы, мультиплексоры и тд... Более того , их начальство не приветствут применение HDL, вплоть до увольнения...

Изменено 22 октября, 2010 пользователем Мур

[LV26 0]

Вы не поверите, но есть довольно уважаемые конторы, которые HDL используют очень редко. И занимаются ЦОС на базе FFT FIR RAM NCO FIFO... Счётчики, дешифраторы, мультиплексоры и тд... Более того , их начальство не приветствут применение HDL, вплоть до увольнения...

 

Скажите, что за "уважаемые конторы" - не хочется туда попасть :-)

[Kuzmi4 0]

2 Мур

присоединяюсь к вопросу Victor®-а

[Maverick_ 15]

Вы не поверите, но есть довольно уважаемые конторы, которые HDL используют очень редко. И занимаются ЦОС на базе FFT FIR RAM NCO FIFO... Счётчики, дешифраторы, мультиплексоры и тд... Более того , их начальство не приветствут применение HDL, вплоть до увольнения...

Такому начальнику сказать, что так не эффективно производить разработку цифровых устройств на ПЛИС. Привести и показать примеры эффективности в разработке.

 

Присоединяюсь к вопросу Victor®