[CaPpuCcino 0]

У меня не получилось. Что в Квартусе, что в моделсиме.

Все сминимизировалось к инверсному клоку с шагом +1

а в моделсиме оптимизация не была вкл.?(она там вкл. по умолчанию)

[ViKo 1]

А может Rundll показать сильно растянутый во времени фрагмент с "иголкой" из своей картинки из поста №1.

Хотелось бы понять, это абстрактные дельта-импульсы или глитчи с конкретной длительностью.

 

 

[CaPpuCcino 0]

Хотелось бы понять, это абстрактные дельта-импульсы или глитчи с конкретной длительностью.

они иголками и останутся - к гадалке не ходи. длительности иной чем в один такт там взяться неоткуда.

[rloc 58]

У меня не получилось. Что в Квартусе, что в моделсиме.

Все сминимизировалось к инверсному клоку с шагом +1

В тестбенче ничего интересного нет:

   constant clk_period : time := 10 ns;

BEGIN

    -- Instantiate the Unit Under Test (UUT)
   uut: gluk PORT MAP (
          clk => clk,
          cnt => cnt
        );

   -- Clock process definitions
   clk_process :process
   begin
        clk <= '1';
        wait for clk_period/2;
        clk <= '0';
        wait for clk_period/2;
   end process;

 

Давайте лучше сравним скрипты с которыми запускается ModelSim, я пользуюсь ISE:

vlib work
#
# Compile sources
#
vcom -explicit  -93 "../src/gluk.vhd"
vcom -explicit  -93 "../tb/gluk_tb.vhd"
#
# Call vsim to invoke simulator
#
vsim -voptargs="+acc" -t 1ps  -lib work work.gluk_tb
#
# Source the wave do file
#
do {gluk_tb_wave.fdo}
#
# Set the window types
#
view wave
view structure
view signals
#
# Source the user do file
#
do {gluk_tb.udo}
#
# Run simulation for this time
#
run 1000ns
#
# End
#

[sazh 8]

а в моделсиме оптимизация не была вкл.?(она там вкл. по умолчанию)

Да. Включена.

 

В тестбенче ничего интересного нет:

Давайте лучше сравним скрипты с которыми запускается ModelSim, я пользуюсь ISE:

 

Спасибо.

Единственно не могу понять, когда это надо (даже без привязки к железу).

Ибо при моделировании на gate уровне по идее Вы обязаны получить шаг+1.

[CaPpuCcino 0]

Да. Включена.

ну вот он и разруливает огрехи описания

 

[ViKo 1]

Попробовал сам, на простом примере на SystemVerilog.

`timescale 1ns / 1ps
/* Проверка симуляции иголок */
module TestGlitch
(input wire clk, en,
  output logic a = 1, b, c);
  always_ff @(posedge clk) a = !a;
  always_comb begin
    b = a & clk;
    c = a ^ b;
  end
endmodule

module  Test;
  logic clk, en, a, b, c;
  TestGlitch TG(clk, en, a, b, c);
  initial  begin
    clk = 1;
    en = 1;
  end    

  always #5 clk = !clk;
endmodule

Да, иголки - абстрактные. В таком случае вопрос - могу ли я каким-то образом просимулировать реальные задержки, как это могу сделать в Quartus? См. картинки - какая вам нравится больше?

 

[CaPpuCcino 0]

Да, иголки - абстрактные. В таком случае вопрос - могу ли я каким-то образом просимулировать реальные задержки, как это могу сделать в Quartus? См. картинки - какая вам нравится больше?

standard delay format (SDF), транспортные и инерционные задержки. учим мат.часть, пользуемся поиском. не каждые же 2 года всё это заново повторять - это уже не спираль, а какой-то замкнутый круг "развития" получается.

[ViKo 1]

...учим мат.часть, пользуемся поиском. не каждые же 2 года всё это заново повторять...

Общение на форуме подталкивает к изучению круче всего. А "замкнутый круг" - я думаю, так есть и будет. "И вновь ему с утра - вставай, учи и снова расставайся" (так, вроде).

А поиск на электрониксе, мягко говоря, слабый.

Транспортные и инерционные задержки помню. Я предполагал, что ModelSim Altera Starter Edition сам знает задержки, ему бы тип ПЛИС задать. А что, по-умолчанию они равны 0? :unsure:

[CaPpuCcino 0]

Общение на форуме подталкивает к изучению круче всего.

и это очень радует. ещё бы они подталкивали к самостоятельному поиску - было бы вообще за@#%сь

http://electronix.ru/forum/index.php?showt...st&p=810928

http://electronix.ru/forum/index.php?showt...st&p=279628

http://electronix.ru/forum/index.php?showt...ost&p=41494

http://electronix.ru/forum/index.php?showt...st&p=104312

http://electronix.ru/forum/index.php?showt...ost&p=41161

и так далее

 

А что, по-умолчанию они равны 0? :unsure:

нет - их просто нет (ну то есть во во многом как-будто равны 0, но задержка #0 и её отсутствие реально большая разница для поведения модели).

вообще я с предконфигурируемыми средами никогда не работал(предпочитаю сам всё настраивать - так надёжней и прозрачней), поэтому про стартек кит рассказать не могу

[sazh 8]

Да, иголки - абстрактные. В таком случае вопрос - могу ли я каким-то образом просимулировать реальные задержки, как это могу сделать в Quartus? См. картинки - какая вам нравится больше?

 

Вы произвели некорректное сравнение. Ибо в Квартусе при функциональном моделировании будет тоже самое.

И нет ничего страшного в Моделсим альтере. (если работаешь в коллективе, на скрипты сразу всех не пересадишь).

Только желательно Modelsim altera ae (ase в топку).

и средствами nativelink из квартуса rtl или gate моделирование в моделсиме.

Кстати, Ваш тестбенч gate моделирование не берет. logic в тестбенче ему вроде не нравиться.

 

[Rundll 0]

А может Rundll показать сильно растянутый во времени фрагмент с "иголкой" из своей картинки из поста №1.

Хотелось бы понять, это абстрактные дельта-импульсы или глитчи с конкретной длительностью.

 

Да, там сколько вэйвформ не растягивай, все равно "иголки" остаются.

[ViKo 1]

Да, там сколько вэйвформ не растягивай, все равно "иголки" остаются.

Я уже сам проверил. Теперь двигаюсь по направлению, полученному от "волшебного пенделя" CaPpuCcino :)

Вы произвели некорректное сравнение. Ибо в Квартусе при функциональном моделировании будет тоже самое.

Только без палок.

[ViKo 1]

Подскажите последовательность действий на примере моего кода из сообщения №37.

Хочу провести Gate Level Simulation из Quartus'а в ModelSim Altera Starter Edition.

Если выбираю Top-Level модуль Test, Quartus ругается:

Error: Can't synthesize current design -- Top partition does not contain any logic

Если выбираю модуль TestGlitch, тогда не будет вырабатываться сигнал clk для симуляции. Его, наверное, можно нарисовать в Wave. Не пробовал, мне кажется, это - неправильный путь.

А как надо?

И еще библиотеки - что-то они не подключаются автоматически в ModelSim.

Казалось бы - есть в меню EDA Gate Level Simulation. Выбрал, и - поехали. Ан нет.

[sazh 8]

Хочу провести Gate Level Simulation из Quartus'а в ModelSim Altera Starter Edition.

 

А как тогда rtl симуляция у Вас получилась.

TestGlitch - проект. Test - тестбенч.

Gate симуляция - опция ниже rtl симуляции. И сигнал clk точно также формируется. А библиотеки уже откомпилированы.