[igormihmih 0]

Здравствуйте!

Хочу уточнить некоторые моменты, тонкости которых пока не очень осознал.

Стоит, к примеру, задача: дат тактовый сигнал clc и выхдной out. Нужно на выходе выпускать сигнал с частотой в 2 раза ниже (модельный пример, в реальной жизни может быть сложнее, сирену организовать какую или еще что).

Вопрос:

Мне хватит написать так

 

input clc;

output out;

reg out;

reg h=0;

 

always @(clc)

begin

if(clc==1)h=h^1;

out=h;

end

 

или нужно вот так

 

input clc;

output out;

reg out;

reg h=0;

reg b;

 

always @(clc)

if(b!=clc) //физическое отслеживание смены тактового сигнала

begin

b=clc;

if(clc==1)h=h^1;

out=h;

end

 

или еще как-то иначе нужно?

т.е. понятно, что @(clc) - несинтесируемая конструкция, необходимая лишь для моделирования. Но как на практике нужно (грамотно, по возможности) задавать события для выполнения блока always.

 

Заранее благодарен за помощь и заранее извиняюсь за туманность изложения:)

[masics 0]

Все много проще.

 

module div2(
   input clk, 
   input reset, 
   output reg out
);
always @(posedge clk, posedge reset) begin
   if(reset)
      out <= 0;
   else
      out <= ~out;
end
endmodule

 

 

[igormihmih 0]

Все много проще.

 

module div2(
   input clk, 
   input reset, 
   output reg out
);
always @(posedge clk, posedge reset) begin
   if(reset)
      out <= 0;
   else
      out <= ~out;
end
endmodule

Да, красиво:) Но все же не все мне очевидно.

1) А кто такой reset и как от соотносится с clc?

2) Как будет во всем этом участвовать clc после синтеза?

2) И последнее, будет ли работать правильно какой-то из моих примеров?

 

Спасибо, masics, за соучастие:)

[masics 0]

Да, красиво:) Но все же не все мне очевидно.

1) А кто такой reset и как от соотносится с clc?

это асинхронный сброс для обнуления out в самом начале. (reg out=0 - это только для симуляций)

2) Как будет во всем этом участвовать clc после синтеза?

clc - это тактовый сигнал. В этом случае TFF будет работать по переднему фронту (при изменении с 0 на 1).

3) И последнее, будет ли работать правильно какой-то из моих примеров?

наверное, будет но только на симуляциях.

 

[ViKo 1]

Если уж делать минимальную конструкцию, то и сброс не нужен.

module div (input clk, output reg out);
  always @(posedge clk)  out = !out;
endmodule

[masics 0]

Если уж делать минимальную конструкцию, то и сброс не нужен.

module div (input clk, output reg out);
  always @(posedge clk)  out = !out;
endmodule

Симуляция работать не будет. И "=" не следует использовать в описании флип-флопов.

[ViKo 1]

Симуляция работать не будет.

В Quartus работает. В других программах, думаю, тоже будет. По-умолчанию неопределенное состояние воспринимается, как 0.

И "=" не следует использовать в описании флип-флопов.

Я мог бы спросить "почему это?" Но лучше направлю почитать вот эту дискуссию. Можете начать с самого начала.

http://electronix.ru/forum/index.php?showt...st&p=732818

[des00 25]

Симуляция работать не будет. И "=" не следует использовать в описании флип-флопов.

может поспорим? %) Как раз для такого и нужен initial или vsim ....+initreg+0....

 

а насчет присвоений в данном конкретном примере это монописуально.

[masics 0]

может поспорим? %) Как раз для такого и нужен initial или vsim ....+initreg+0....

А я о чем говорю? Или async reset или initial. Я выбрал reset чтобы можно было просинтезировать.

[des00 25]

А я о чем говорю? Или async reset или initial. Я выбрал reset чтобы можно было просинтезировать.

И родить лишнюю трассу на пустом месте, нафиг нафиг.

[masics 0]

В Quartus работает. В других программах, думаю, тоже будет. По-умолчанию неопределенное состояние воспринимается, как 0.

Неопределенное состояние = Х. Можно специальными ключами установить другое значение. Я никогда такого не делал - это не правильно.

Я мог бы спросить "почему это?" Но лучше направлю почитать вот эту дискуссию. Можете начать с самого начала.

http://electronix.ru/forum/index.php?showt...st&p=732818

После того, как я потерял 2 дня при использовании чужого кода с таким присвоением, предпочту дуть на воду. И попробуйте пропустить такой код через synopsys design compiler.

 

И родить лишнюю трассу на пустом месте, нафиг нафиг.

А потом, когда кнопка reset будет работать "странно" будете искать почему не обнулился флип-флоп в state machine и весь дизайн работает наперекосяк.

[des00 25]

А потом, когда кнопка reset будет работать "странно" будете искать почему не обнулился флип-флоп в state machine и весь дизайн работает наперекосяк.

Где вы, в этом примере, видите стейт машину? Да вы накололись на разное поведение при отсутствии сброса, да в этом виноваты вы как разработчик, НО это не повод лепить сбросы во всё подряд, без логического обоснования этого сброса. Почитайте статью Xilinx гуру "Let's talk about reset" (с) Ken Chapmen

 

[masics 0]

Где вы, в этом примере, видите стейт машину? Да вы накололись на разное поведение при отсутствии сброса, да в этом виноваты вы как разработчик, НО это не повод лепить сбросы во всё подряд, без логического обоснования этого сброса. Почитайте статью Xilinx гуру "Let's talk about reset" (с) Ken Chapmen

конечно, можно нагородить всяких initial и ifdef, но я предпочитаю reset как проверенный и надежный способ.

Если Вы единственный разработчик и в Вашем дизайне есть только Ваш код, то можно делать как хочется. А когда код идет в десятки проектов и в ASIC, то рисковать не стоит.

[Postoroniy_V 0]

Симуляция работать не будет. И "=" не следует использовать в описании флип-флопов.

1)Чтобы симуляция работала нужно задать опцию +initreg( modelsim)

Support is added for vlog/vopt options +initreg+0|1|X|Z (to initialize registers) and +initmem+0|1|X|Z (to initialize memory). The value 0|1|X|Z specifies that all the bits in this register or memory are to be 0 or 1 or X or Z.

2) Про "=", не согласен с фразой "не следует", скорее использовать осторожно.

[des00 25]

конечно, можно нагородить всяких initial и ifdef, но я предпочитаю reset как проверенный и надежный способ.

в том то и дело, что для схем которые запускаются из любого состояния, initial нужен только для симулятора. Для синтезатора вы можете его вырезать тегами synthesis translate off/on

А когда код идет в десятки проектов и в ASIC, то рисковать не стоит.

Вот как раз давайте спросим асиководов, нужно ли делать сброс схем, которые работают из любого начального состояния? Думаю что ASICоводы дадут развернутый ответ на этот вопрос. И это нас рассудит.

 

Моя точка зрения, подкрепленная моим опытом: Сбрасывать надо только то, что должно быть сброшено. Для всего остального это лишние траты.