[kstk 0]

При проектировании МПП возникло несколько вопросов относительно стека слоев МПП вплане реализуемости самой МПП. Думаю отталкиваться от примерно таких стеков:

а)1-TOP, 2-GND, 3-POWER, 4-GND, 5-SIGNAL, 6-GND, 7-POWER, 8-GND, 9-SIGNAL, 10-GND, 11-BOTTOM;

б)1-TOP, 2-GND, 3-SIGNAL, 4-GND, 5-POWER, 6-GND, 7-SIGNAL, 8-GND, 9-POWER, 10-GND, 11-SIGNAL, 12-GND, 13-SIGNAL, 14-GND, 15-BOTTOM.

(POWER, GND - плэйны по которым, вероятно, может лечь часть проводников). Хотелось бы иметь все внутренние сигнальные слои и слои питания изолированными слоями земли, это связано с требованиями по помехо- и шумо-защищенности.

Вопросы:

1. Понятно, что число слоев нечетно, посему хотелось бы узнать - насколько это реализуемо и каким образом можно довести такой стек до четного числа?

2. Какие толщины слоев возможно выбирать при проетировании стека, как слоев металлизации, так и слоев диэлектрика? Где разместить prepreg, где core? В имеющемся документе duraver_fr4.pdf, скачанном с ncab.ru, указаны минимальные значения толщин слоев диэлектриков - 3mil, у нас же имеется в наличии несколько референсов с использованием толщин 2mil. Насколько возможно использование дробных значений толщин как для толщины диэлектрика, так и толщины слоя металла? Какова должна быть конечная толщина платы(или это не имеет особенного значения)? Толщины слоев имеют значение, т.к. потом по ним будут расчитываться геометрические размеры проводников, удовлетворяющие определенным импедансам. Плата будет вставляться в разъемы PCI и PCI-Express.

3. Хотелось бы иметь стек переходных отверстий(ПО), который бы включал в себя глухие ПО 1-3, 1-5, 1-7, 1-9 слоев. Как релизовать такие переходы? Одним ПО, составными ПО и каким образом? Какие требования должны быть учтены при закладывании стека с такими ПО.

[vicnic 0]

Пока напишу кратко, если заинтересует - могу расписать подробнее.

1. Нечетное число слоев сделать возможно, но обычно бессмысленно, ибо процессы производства и цена будут такими же, как и при четном, бОльшем числе слоев, например, 11 и 12 слоев

2. Возможно использовать специальные препреги толщиной примерно 50 мкм, но в случае применения лазерной сверловки несквозных отверстий. Толщина платы важный параметр, особенно, если плату планируется вставлять в стандартный слот. В случае PCI разъема рекомендуемая толщина платы 1.6 мм.

3. Не самый лучший вариант расположения слепых переходов, но сделать возможно. Оптимально разместить переходы симметрично относительно центра платы.

Аналогично, и толщины диэлектриков желательно набирать симметрично.

А вот как рисовать - так тут надо смотреть, в чем вы проектируете. В каждой программе свои условия.

Может быть вы поделитесь информацией, какие микросхемы планируете использовать в проекте? И на сколько плотная получается плата? Исходя из этого, я думаю, вам подскажут оптимальное решение.

[Rex 0]

kstk

а)1-TOP, 2-GND, 3-POWER, 4-GND, 5-SIGNAL, 6-GND, 7-POWER, 8-GND, 9-SIGNAL, 10-GND, 11-BOTTOM;

По мне так это неудачный стэкап. На 11 слоев только 4 сигнальных. Структура GND-PWR-GND мне видится не экономной.

[vicnic 0]

kstk

 

По мне так это неудачный стэкап. На 11 слоев только 4 сигнальных. Структура GND-PWR-GND мне видится не экономной.

ИМХО, по хорошему надо плясать от того, что там на плате "думает". Но соглашусь, что порядок неразумный.

Вариант на 12 слоев вижу таким (например):

TOP-GND-SIG1-GND-SIG2-PWR1-PWR2-SIG5-GND-SIG6-GND-BOTTOM

[kstk 0]

Пока напишу кратко, если заинтересует - могу расписать подробнее.

1. Нечетное число слоев сделать возможно, но обычно бессмысленно, ибо процессы производства и цена будут такими же, как и при четном, бОльшем числе слоев, например, 11 и 12 слоев

2. Возможно использовать специальные препреги толщиной примерно 50 мкм, но в случае применения лазерной сверловки несквозных отверстий. Толщина платы важный параметр, особенно, если плату планируется вставлять в стандартный слот. В случае PCI разъема рекомендуемая толщина платы 1.6 мм.

3. Не самый лучший вариант расположения слепых переходов, но сделать возможно. Оптимально разместить переходы симметрично относительно центра платы.

Аналогично, и толщины диэлектриков желательно набирать симметрично.

А вот как рисовать - так тут надо смотреть, в чем вы проектируете. В каждой программе свои условия.

Может быть вы поделитесь информацией, какие микросхемы планируете использовать в проекте? И на сколько плотная получается плата? Исходя из этого, я думаю, вам подскажут оптимальное решение.

Спасибо за ответ, но, само собой, интересует подробности. К, примеру, берем один из предложенных мною стеков(добавляем/вынимаем один слой) и расписываем для него где какой слой и какая толщина. Где, какой толщины препрег и где, какой толщины core.

Стек ПО я указал примерно, дабы было обозначено направление мысли. В идеале хотелось бы спускаться с верхнего слоя на все сигнальные и питание без хвостов-stub на нижележащие слои, дабы помехи-наводки на них не садились.

Плотность будет определяться скоростными интерфейсами типа PCI-Express(типа поближе применик с передатчиком подтаскивать), микросхемы пара БГА на 1136 ног с шагом 1мм, выводом 0,6мм, остальное не существенно. Поэтому маленькие микроПО не планируются.

 

kstk

 

По мне так это неудачный стэкап. На 11 слоев только 4 сигнальных. Структура GND-PWR-GND мне видится не экономной.

 

Вот это рекомендует производитель микросхем:

Using a blind via to the transceiver analog supplies is better than using a through via. Shield the supply plane with GND planes above

and below.

 

ИМХО, по хорошему надо плясать от того, что там на плате "думает". Но соглашусь, что порядок неразумный.

Вариант на 12 слоев вижу таким (например):

TOP-GND-SIG1-GND-SIG2-PWR1-PWR2-SIG5-GND-SIG6-GND-BOTTOM

У вас два PWR друг с дружкой помехами обмениваются. Речь идет об СВЧ 2-3Гбита и аналоговом питании, чувствительном к шумам и наводкам(впрочем как и сами сигналы чувствительны к наводкам)

Изменено 9 июня, 2010 пользователем kstk

[vicnic 0]

Спасибо за ответ, но, само собой, интересует подробности. К, примеру, берем один из предложенных мною стеков(добавляем/вынимаем один слой) и расписываем для него где какой слой и какая толщина. Где, какой толщины препрег и где, какой толщины core.

Стек ПО я указал примерно, дабы было обозначено направление мысли. В идеале хотелось бы спускаться с верхнего слоя на все сигнальные и питание без хвостов-stub на нижележащие слои, дабы помехи-наводки на них не садились.

Плотность будет определяться скоростными интерфейсами типа PCI-Express(типа поближе применик с передатчиком подтаскивать), микросхемы пара БГА на 1136 ног с шагом 1мм, выводом 0,6мм, остальное не существенно. Поэтому маленькие микроПО не планируются.

 

Вот это рекомендует производитель микросхем:

Using a blind via to the transceiver analog supplies is better than using a through via. Shield the supply plane with GND planes above

and below.

 

 

У вас два PWR друг с дружкой помехами обмениваются.

e-mail можете дать? Мне не в первый раз рекомендательное письмо писать.

:rolleyes:

И если не секрет, что за микросхемы в плате?

[kstk 0]

e-mail можете дать? Мне не в первый раз рекомендательное письмо писать.

:rolleyes:

И если не секрет, что за микросхемы в плате?

 

kse6гавmail.ru, не очень правда мне понятно, чем тут хуже. А микросхемы типа XC5VLX155T пока в 1136 ножечном корпусе.

[Uree 1]

CPU от Интел, БЖА-1200++ чего-то ножек, DDR3-1333, PCI-Express, SATA, USB, HDMI - реализовано в 4 слоя, без микроВИА. Думайте...

[vicnic 0]

CPU от Интел, БЖА-1200++ чего-то ножек, DDR3-1333, PCI-Express, SATA, USB, HDMI - реализовано в 4 слоя, без микроВИА. Думайте...

Но ведь от размера платы зависит, влезло все или нет.

[Uree 1]

Это не к размерам больше комментарий, а к "требованиям по помехо- и шумо-защищенности". У Вас ведь рядом с ноутбуками и мобильники работают и ТВ-радио и никто никому особо не мешает. А там никаких спец-наворотов не реализовано, все сплошной low-cost design.

Ну и насчет плэйнов наводящих помехи друг на друга было особенно сильно сказано...

[kstk 0]

CPU от Интел, БЖА-1200++ чего-то ножек, DDR3-1333, PCI-Express, SATA, USB, HDMI - реализовано в 4 слоя, без микроВИА. Думайте...

Что касаемо Интела, то там особенно даже думать не надо. У Интела очень серьезная поддержка, за проектировщика ПП уже инженера из Интела подумали. Все стеки как слоев, так и ПО уже порекомендованы и трассы уже под эти стеки порекомендованы. Даже форма КП под наружние ряды чипсета может быть уже дана отличной от круглой с расчетом на то, что пролезать будет на одну трассу больше. Вплоть до того, что указаны длины проводничков внутри чипа, чтобы равнять длины наружных трасс точнее. Ничего моделировать не надо. У Xilinx иная ситуация, там в ПСБ референсе проводники в дифпаре разбегаются, сшивающих отверстий для сопряжения опорных слоев под возвратные токи нет, плейны рвутся где ни попадя образуя щелевые антенны.

К тому же в направлении думать самостоятельно у меня ответ уже имеется. Думаю. Именно за этим я сюда вопрос и размещал.

Изменено 9 июня, 2010 пользователем kstk

[vicnic 0]

У Xilinx иная ситуация, там в ПСБ референсе проводники в дифпаре разбегаются, сшивающих отверстий для сопряжения опорных слоев под возвратные токи нет, плейны рвутся где ни попадя образуя щелевые антенны.

Но ведь работает?

[Uree 1]

Вот только не надо о поддержке Интела:) Они сами в себе...

[kstk 0]

Но ведь работает?

Вы не поверите, но работает. Фантастика. Не знаю, может, референс от реальной платы отличается.

 

Вот только не надо о поддержке Интела:) Они сами в себе...

Надо, надо. Я один мануал от них видел. Библия о трассировке под Интеловский чипсет. Для разных вариантов и с тотальными рекомендациями без теоретических изысков и прелестей использования всяких моделяторов. Все по полкам разложили. Только что за пивом не сбегали. Да еще плату бесплатно привезли. И ПСБ-референс у них просто вылизан в сравнении с Xilinx. Просто, может, они такую поддержку не всякому оказывать станут а только тому, от кого реальными деньгами пахнет.

Изменено 9 июня, 2010 пользователем kstk

[Uree 1]

Да знаю я их мануалы, у меня тоже три книжищи на столе сейчас лежат. Вопрос в том, что они ничего не скажут про случай ухода от их рекомендаций. А мне не нужно повторять их референс, мне свое нужно сваять! А вот тут все уже не так радостно...

А насчет Ксайлинкс - две БГА на 1100++(1156 кажется) шаг 1мм, 4 банка ДДР2-800, 6 аналоговых ВЧ каналов с выходом по 12 диффпар каждый - 8 слоев, из них 4 сигнальных. Никакой фантастики, все получается.