[bezrukov 0]

вобщем суть такова. Для выполнения курсового проекта по ЦИУ нужен 8 разрядный ЦАП .

С временем установления не более 50 нс, если 30 нс то и того лучше. Современные ЦАП, я смотрю все с входными буферными регистрами, т.е. с управляющими входами CS и WR.

Это несколько усложняет схемотехнику. Поэтому ищу цап, без этих управляющих сигналов. Типа как у старых добрых 572ПА1.

повторюсь нужно для курсача, поетому если такие микросхемы даже не производят, меня это не смущет.

спасибо за ответы.

Изменено 17 апреля, 2009 пользователем bezrukov

[rezident 0]

При таких требованиях к установке выходного сигнала без какого-либо стробирующего или тактирующего сигнала с малыми фронтами все равно не обойтись. Иначе время установки и линейность будет зависеть от скорости изменения управляющих сигналов на входах параллельных данных.

Интересно, а вы в курсе, что у производителей на сайте обычно имеется параметрический поиск? Выбираете в таблице требуемые параметры, кликаете кнопку и вуаля! результат поиска уже в табличке. Потратив 5 минут я легко нашел у TI два вполне подходящих для вас ЦАП (TLC5602 и DAC908) и у Analog Devices еще один (AD9708).

[bezrukov 0]

Насчет поиска, у Analog Devices, в колонках поиска указан только тип интерфейса (DAC Input Format) -паралельный. А насчет стробируемости его не указано.

Все эти микросхемы я просмотрел и меня в них смутило как раз таки наличие тактовых входов С.

 

Сигнал подается с выхода РПП AM2503, тактируемого 33 МГц.

 

Если на тактовый вход ЦАП подавать 2 сигнала стробирования , и при этом не менять входной код. Будут ли какие проблемы? рассамтриваю диаграммы TLC5602.

[bezrukov 0]

Я наверное не совсем понятно выразился. в системе есть сигнал стробирующий с частотой 33 МГЦ (30нс).

А на ЦАП подается код с частотой смены в два раза меньшей, т.е с периодном 60 н.с. Могу ли я использовать данный стробирующий сигнал для ЦАП ?

 

будут ли при этом появляться какие либо выбросы выходного сигнала ЦАП или еще какие либо неприятные вещи?

[тау 31]

можете, если времена Tsu и Th будут выполняться для обоих стробирующих (защелкивающих) фронтов CLK.

[bezrukov 0]

Всем спасибо за ответы.

[bezrukov 0]

в дипломном проекте нужно оцифровать сигнал. Крайне охото сделать это без применения микроконтролера.

АЦП - AD7721 (http://www.analog.com/static/imported-files/data_sheets/AD7721.pdf)

вот примерно схему накидал. Как по вашему будет работать схема? по мне так должно все работать.

Но не могу понять как работает вход SYNC. По спецификации:

"Synchronization Logic Input. A rising edge on SYNC starts the synchronization cycle. SYNC must be

pulsed low for at least one clock cycle to initiate a synchronization cycle."

Но во временных диаграммах SYNC неуказан, как влияющий на работу. Да и спецификация на эту микросхему слабовата. Будет ли все работать, если ничего на него не подавать? или достаточно на него +5 В подать?

Спасибо за ответы.

________.bmp

Изменено 23 мая, 2010 пользователем bezrukov

[zltigo 2]

...по мне так должно все работать.

Осталось только что-бы комиссия с этим согласилась. Только если прокатит, работать по "специальности" и не пробуйте.

[rezident 0]

Как по вашему будет работать схема? по мне так должно все работать.

Не будет. Данный АЦП "не умеет" передавать самостоятельно данные по последовательному интерфейсу.

[bezrukov 0]

Не будет. Данный АЦП "не умеет" передавать самостоятельно данные по последовательному интерфейсу.

Почему же он не умеет?

Чего же не хватает чтоб он смог самостоятельно передавать результаты преобразования в последовательном коде?

Непонятен SYNC он должен синронизировать каждый цикл преобразования? Или достаточно подать один раз за все время работы АЦП и после 2080*Ттакт он начнет передавать результаты преобразования? Можно вообще не подавать? Что значит "digital filter is reset to a known state" ?

Если достаточно один раз подать SYNC за все время преобразования, то можно сделать кнопочку с разрядом конденсатора, подключенного к элементу И-НЕ.

On the rising edge of the SYNC pulse or the DVAL/SYNC pulse, the digital filter is reset to a

known state. For 2080 clock cycles, DRDY remains high in parallel mode and low in serial mode. When DRDY changes

state at the end of this period, valid data is available at the interface. Synchronizing the part has no affect on the values in the calibration register.

Если в чем-то неправ, то поправите. Вход кадровой синхронизации RFS соединяется с DRDY (как по спецификации). WR, RD, STBY,CS на землю. UNI= к "1" - значит двуполярный сигнал подается на вход. Вывод CAL (калибровка) к земле.

CS, RD, WR To select the serial interface mode of operation, the AD7721 must be powered up with CS, RD and WR all

tied to DGND. After two clock cycles, the AD7721 switches into serial mode. These pins must remain low

during serial operation.

DRDY In the serial interface mode, a rising edge on DRDY indicates that new data is available to be read from the

interface. During a synchronization or calibration cycle, DRDY remains low until valid data is available.

SDATA Serial Data Output. Output serial data becomes active after RFS goes low. Sixteen bits of data are clocked

out starting with the MSB. Serial data is clocked out on the rising edge of SCLK and is valid on the subsequent

falling edge of SCLK.

RFS Receive Frame Synchronization. Active low logic input. This is a logic input with RFS provided by connecting

this input to DRDY. When RFS is high, SDATA is high impedance

CAL Calibration Mode Logic Input. CAL must go high for at least one clock cycle to initiate a calibration cycle.

In serial mode, a calibration on power-up is not mandatory if the CAL pin is grounded prior to power-up as the calibration register will be reset to zero.

STBY Standby Mode Logic Input. A logic high on this pin selects standby mode.

DVAL Data Valid Digital Output. In serial mode, this pin is a dedicated data valid pin.

Вот еще картинка из спецификации про последовательный интерфейс:

почему же не будет работать?

p.s. вопрос срочный. помогите.

Изменено 24 мая, 2010 пользователем bezrukov

[bezrukov 0]

Вот схему немного доделал.

Если не обойтись без МК, то как можно обойтись малой кровью? может какие нибудь умные интерфейсные микросхемы есть для этого дела.

По предистории могу сказать. Нужен был сигма-дельта АЦП потому, что предполагается преобразовывать зашумленный сигнал с ВЧ помехами. Выбирал по каталогу AnalogDevices. Верхняя граничная частота входного сигнала 100 кГц. Из отобранных АЦП выбрал с наименьшим количеством управляющих сигналов, чтоб реализовать сбор информации без МК.

p.s. zltigo, непонятно мне ваше пренибрежительное отношение. неужто совсем ничего не понимаю) просто немного непонятки по спецификации, потому что она на английском языке, во вторых очень маленькая, по сравнению с другим к АЦП.

И вопрос к модераторам, зачем объединили две темы?

Изменено 24 мая, 2010 пользователем bezrukov

[rezident 0]

почему же не будет работать?

Признаю, что был невнимателен. В таком включении как у вас (выбран именно последовательный интерфейс) данный АЦП сам является источником тактовой частоты для синхронного последовательного интерфейса и передает данные по нему самостоятельно.

The AD7721 is operated in self-clocking mode, the AD7721 providing the serial clock.

Serial data is clocked out of the device on the rising edge of SCLK and is valid on the falling edge of SCLK.

Вот только у вас этот выход (SCLK) почему-то не используется. Как вы без него собрались принимать синхронные данные на другом конце интерфейса? Вам нужно как минимум два передатчика: а) для данных SDATA и б) для тактового сигнала SCLK. А лучше более корректно - три передатчика., Третий нужен, чтобы еще и фреймовую синхронизацию (#DRDY) обеспечить. Управлять выключением/отключением передатчиков не нужно. Они должны быть всегда включены.

[bezrukov 0]

Вот только у вас этот выход (SCLK) почему-то не используется. Как вы без него собрались принимать синхронные данные на другом конце интерфейса?

RS485 все ж таки двухпроводный, и как то все передается только с помощью диффиренциального сигнала, без дополнительного сигнала синхронизации.

О вот до формирователя интерфейса сигнал SCLK, мне тоже кажется, должен дойти :) возьму пожалуй "универсальный контроллер последовательного интерфейса, совмещенный с приемопередатчиком MAX3140 "

соединю соответсвенно: SCLK -SCLK, SDATA - DIN, DRDY- CS. Вроде бы должно заработать?

Если на выход SYNC подам сигнал вот с такой схемки. Правильно я понял именно такой сигнал требуется? Запустится АЦП и будет работать дальше, и не надо будет больше повторять этот сигнал?

Изменено 24 мая, 2010 пользователем bezrukov

[rezident 0]

RS485 все ж таки двухпроводный, и как то все передается только с помощью диффиренциального сигнала, без дополнительного сигнала синхронизации.

Вообще-то через RS485 обычно передают сигнал от одного UART к другому. UART (Universal Asynchronous Receiver / Transmitter) - асинхронный приемопередатчик. Если вы не понимаете разницы между синхронными и асинхронными интерфейсами, то стоит почитать литературу.

возьму пожалуй "универсальный контроллер последовательного интерфейса, совмещенный с приемопередатчиком MAX3140 "

А кто сумеет запрограммировать все регистры этого преобразователя интерфейсов для работы UART? АЦП этого не сможет, у него "мозгов" нету :laughing: Вообще, что у вас является приемником сигнала с АЦП? Зачем вы драйвер RS485 "прикрутили"?

[bezrukov 0]

Я понимаю разницу между синхронным и асинхронным интерфейсом. Хоть как-то, но понимаю.

Приемником будет компутер, со своим UART и он сможет запрограмировать внутренний регистр UART-a на данной схеме. Но что на том конце провода в мою задачу не входит. напишу только, что надо загрузить 16 бит во внутренний регистр перед началом работы, напишу формат слова. Прикрутил, чтоб законченный вид имела схема)

Про интерфейс еще можно поварьировать., подумаю еще про это.

Про сингал SYNС, ответьте пожалуйста, все правильно понял?