Muscat 0 21 мая, 2010 Опубликовано 21 мая, 2010 · Жалоба Огромное спасибо за развернутые ответы Сегодня посмотрел, в конечном проекте будет микросхема RT54SXS, в ней PLL не будет. Так все же, чем чревато использование логического умножения двух сигналов? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
FalloutMan 0 23 мая, 2010 Опубликовано 23 мая, 2010 (изменено) · Жалоба Так все же, чем чревато использование логического умножения двух сигналов? будете видеть маленькие иголочки (кратковременные амплитудные скачки) на каждом фронте clk. Изменено 23 мая, 2010 пользователем FalloutMan Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Muscat 0 23 мая, 2010 Опубликовано 23 мая, 2010 · Жалоба То есть правильным вариантом будет сделать на триггерах, как у меня в начале, но только для опоры брать частоту в 2 раза выше номинальной? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
ViKo 1 23 мая, 2010 Опубликовано 23 мая, 2010 · Жалоба будете видеть маленькие иголочки (кратковременные амплитудные скачки) на каждом фронте clk. Только если на плечах нет головы. В ином случае все можно сделать идеально. 2 Muscat За это время можно было перепробовать все варианты. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 23 мая, 2010 Опубликовано 23 мая, 2010 · Жалоба Так все же, чем чревато использование логического умножения двух сигналов? У меня создается впечатление Вы не слушаете/читаете советов, которые Вам тут предлагают и что рассказывают... Нарисуйте схемку как Вы это представляете, пожалуйста, если конечно она не состоит из одного AND. И опишите входные сигналы для нее, и еще нарисуйте временную диаграмму для входных и выходных сигналов PS Напишите какая задача у Вас стоит и для чего необходимо умножение двух сигналов Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Muscat 0 23 мая, 2010 Опубликовано 23 мая, 2010 · Жалоба Схемой я себе это никак не представляю, временная диаграмма и VHDL код того, как это работает сейчас в заглавии поста Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 23 мая, 2010 Опубликовано 23 мая, 2010 · Жалоба Схемой я себе это никак не представляю, временная диаграмма и VHDL код того, как это работает сейчас в заглавии поста Но Вы ее описали на VHDL. Тогда вопрос что Вы VHDL'ем описали? PS ПЛОХО, что не представляете... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
ViKo 1 23 мая, 2010 Опубликовано 23 мая, 2010 · Жалоба Вот так я сделал в Quartus на SystemVerilog module Clocker (input wire CLK, ENABLE, output bit CLK_OUT); bit Tmp1, Tmp2; lcell lc1 (ENABLE, Tmp1); lcell lc2 (Tmp1, Tmp2); assign CLK_OUT = CLK & Tmp2; endmodule Для частоты 100 MHz (так нагляднее). И в настройках запретил игнорировать LCELL и выбрасывать избыточные LCELL. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 24 мая, 2010 Опубликовано 24 мая, 2010 · Жалоба Так все же, чем чревато использование логического умножения двух сигналов? В книге Сергиенко А.М. "VHDL для проектирования вычислительных устройств" на стр. 97-100 найдете ответ на свой вопрос сама книга 1204 KB Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Actel_SKV 0 24 мая, 2010 Опубликовано 24 мая, 2010 · Жалоба Есть задача. Сделать так, чтобы блок выдавал на выход клоки, которые у него на входе только при определенных условиях. ЧТобы не выписывать всей задачи - вот конкретный модуль ... НО при синтезе вылезает ошибка, что в микросхеме Actel нет триггеров работающий по переднему и по заднему фронту, так что синтезировать не сможем. Поэтому приходится писать так, чтобы работа шла только по передним фронтам ... На выходе соответственно получаем клоки в 2 раза медленнее Можно ли как это обойти это ограничение? И еще - как тогда реализована память DDR, что в ней по обоим фронтам идет работа? Под какое семейство Actel делается проект? В ПЛИС ProASIC3, IGLOO, Fusion порты можно конфигурировать как DDR. А зачем нужно формировать такой клок? Это нужно на выходе ПЛИС для какого-то внешнего устройства или этот клок используется внутри ПЛИС? Если он используется внутри ПЛИС, то подобный подход изначально не верный!!!!! Во-первых, сгенерированный клок будет с задержкой по отношению к входному глобальному клоку. Это надо учесть и для данных, которые будут писаться по сгенерированному клоку. Во-вторых, сгенерированный клок надо обязательно подключить к глобальной. Иначе он может разводиться как обычная трассировочная цепь со всеми вытекающими задержками и последствиями. У тебя есть сигнал ENABLE. Вот им и управляй! Если нужно подробнее, то могу привести код. Но мне надо знать что ты собираешься делать с этим клоком далее. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться