[ViKo 1]

Мне кажется все можно сделать даже в сематике, не говоря об языках описания. Главный вопрос сколько уйдет времени на разработку устройства и его отладку.

Цитирую первый пост

Критерии сравнения :

читаемость/краткость/параметризуемость/результат синтеза

AHDL, безусловно, уступает по первым двум пунктам. А по остальным - абсолютно одинаково.

Aprox, насколько я понял, сравнивал именно производительность, быстродействие устройства.

[Builder 1]

AHDL, безусловно, уступает по первым двум пунктам. А по остальным - абсолютно одинаково.

Не согласен, в AHDL много было приятного, что позволяло выдавать краткий код.

Например инлайн объявления, прямые обращения к выходам под-модулей. Мне это нравилось.

 

Тут вопрос в другом, что язык AHDL на сегодня не имеет перспективы, свою роль в истории он уже выполнил.

И основной сыр бор зашёл из-за того, что AHDL приписывались особые преимущества при синтезе.

[ViKo 1]

...Например инлайн объявления, прямые обращения к выходам под-модулей...

А в SVerilog этого нет, что ли?

 

Дополню. Verilog, благодаря возможности использования примитивов, может на равных тягаться с AHDL. В этом случае они отличаются только синтаксисом.

[petrov 8]

AHDL просто сказка до чего красивый и простой язык, жаль что не стали его развивать дальше.

[Builder 1]

А в SVerilog этого нет, что ли?

Я SV сам только осваиваю, фоново, но что-то не заметил там такой возможности, написать что-то типа:

data=dff(.clk=clk, .d=data_in);

Но это к теме не относится, кароль умер, да здравствует король. AHDL умер, и нет намёков что его кто-то будет развавать.

Тут вот споры идут о более высоком уровр=не, про систем C всякие, а Вы говорите AHDL ...

[ViKo 1]

...не заметил там такой возможности, написать что-то типа:

data=dff(.clk=clk, .d=data_in);

Приблизительно:

dff (.clk(clk), .d(data_in), .q(data));
// или
dff ff (data_in, clk, 1, 1, data);

...а Вы говорите AHDL ...

Если это мне - я не говорю :)

[Builder 1]

Приблизительно:

dff (.clk(clk), .d(data_in), .q(data));
// или
dff ff (data_in, clk, 1, 1, data);

да, так и делаю. В принципе уже привык и как-то не особо страдаю, вспомнилось, чего не хватало при переходе с AHDL на Verilog.

[Leka 1]

enc8b10b на SV - не переносим - в ISE не синтезируется, и не симулируется.

Изменено 27 апреля, 2010 пользователем Leka

[Maverick_ 15]

enc8b10b на SV - не переносим - в ISE не синтезируется, и не симулируется.

правильно SV не поддерживается средствами ISE

[Kuzmi4 0]

2 Leka, Maverick

Не ISE а XST не поддерживает SV. Но ведь никто мешает синтезером взять Synplify :laughing:

[Maverick_ 15]

2 Leka, Maverick

Не ISE а XST не поддерживает SV. Но ведь никто мешает синтезером взять Synplify :laughing:

правильно...

ЗЫ в ISE входит XST. Я просто писал более обобщенно...

[aprox 0]

Aprox, насколько я понял, сравнивал именно производительность, быстродействие устройства.

Совершенно верно. Вкусовщина типа "читаемость/краткость/параметризуемость/результат синтеза", способы отладки- не имеют практического значения. Также уже не имеет значения количество задействованных LUT-ов, их в современных FPGA в изобилии. А вот быстродействие синтезированного приложения- да, очень важный момент.

[sazh 8]

А вот быстродействие синтезированного приложения- да, очень важный момент.

 

Это точно. И в этом разе AHDL просто младенец в сравнении с графическим редактором квартуса.

Да вот беда, работадатели этого не понимают.

Ну не берут они проекты, что в графике, что AHDL.

А незаменимый человек - первый кандидат на увольнение. (Это у меня на стенке от предыдущего товарища осталось)

[tyro 0]

:bb-offtopic:

Совершенно верно. Вкусовщина типа "читаемость/краткость/параметризуемость/результат синтеза", способы отладки- не имеют практического значения. Также уже не имеет значения количество задействованных LUT-ов, их в современных FPGA в изобилии.

:bb-offtopic:

[Des333 0]

Совершенно верно. Вкусовщина типа "читаемость/краткость/параметризуемость/результат синтеза", способы отладки- не имеют практического значения. Также уже не имеет значения количество задействованных LUT-ов, их в современных FPGA в изобилии. А вот быстродействие синтезированного приложения- да, очень важный момент.

 

Ваши посты почитаешь - так создается впечатление, что Вы вообще в другом мире живете.  :)

 

Наиболее интересные выводы:

1) Читаемость кода не имеет значения

2) Краткость кода не имеет значения

3) Универсальность модулей не имеет значения

4) Экономия ресурсов при разработке под FPGA не имеет значение

5) Моделирование совершенно ненужный процесс

6) Язык можно считать хорошим, только если на нем нельзя написать плохой код в принципе

 

И это только часть :)