[Builder 1]

Ваш довод лишний раз рушит иллюзию переносимости, которой обычно козыряют в VHDL или Verilog. Что это за языки, если потребителю надо все время быть начеку- кто писал, когда писал и для каких целей? О какой переносимости и юзабилити готовых проектов может идти речь в этом случае? И мой печальный опыт показывает- нет ее, этой переносимости. В каждом случае придется вникать до тонкостей и перерабатывать практически до основания.

Все это относится не к VHDL/Verilog, а к любому не своему коду. А иногда и к своему :)

Не флейма ради, а токмо правды для, напоминаю, что "рисование матрасов времянки" возникает как правило от неумения разбить сложный проект на рад простых модулей с раздельной отладкой.

И как прикажете разбить проект в приведёном примере, про видеообработку? Только не надо сказок про то, что это в принципе не нужно. Одна из причин создания VHDL - это возможность просимулировть систему в целом. Т.к. бывают ошибки, когда модули по отдельности правильные вроде, а вмете не фурычт. Не забывйте, проеты сегодня часто пишет много людей и таая ситуация более чем реальна. VHDL/Verilog не заканчиваются на FPGA, а в силиконе цена ошибки ой как велика.

 

Я вот не понимаю, как Вы можете говорить о том, с чем не разобрались? Это как рассуждать о трюфелях на основании картинки.

 

В общем давайте сравнивать конкретно, а не на пальцах: http://electronix.ru/forum/index.php?showtopic=75629

И по скорости и по размеру и по переносимости.

[DmitryR 0]

Ваш довод лишний раз рушит иллюзию переносимости, которой обычно козыряют в VHDL или Verilog.

Может быть он вам ее и рушит, а у профессионалов такой иллюзии не было и нет. Я вот сейчас например в OpenSPARC копаюсь довольно глубоко - это проект, который был перенесен на FPGA с ASIC (оpensource, кстати). Так он весь напичкан условной компиляцией: на ASIC синтезируются одни блоки, на FPGA - другие. Представляете, какой Sun непереносимый код писал? Наверное поэтому и обанкротился.

:bb-offtopic: (Хотя тут и так уже один оффтоп)

Возьмем например Cи: вряд ли вы станете спорить с тем, что этот язык всеми считается переносимым. Возьмем Линукс, который всеми считается переносимым и написан на переносимом языке Си. Посмотрим, как там обеспечивается кросс-платформенная переносимость? Правильно, условной компиляцией. Не то что отдельные функции, целые блоки имеют совершенно разный код для разных архитектур.

Поэтому вы, уважаемый Aprox, своими доводами демонстрируете не очень высокую компетентность в вопросе. То есть вы, очевидно, не новичек, но еще явно не достигли того уровня чтобы указывать отрасли на ошибку с выбором технологии.

[aprox 0]

И как прикажете разбить проект в приведёном примере, про видеообработку? Только не надо сказок про то, что это в принципе не нужно.

Почему не нужно? Обязательно нужно! Рисуете в графическом редакторе отдельные блоки и связи между ними, формализуете каждому интерфейс, и вперед- отлаживайте каждый отдельно.

Одна из причин создания VHDL - это возможность просимулировть систему в целом. Т.к. бывают ошибки, когда модули по отдельности правильные вроде, а вмете не фурычт. Не забывйте, проеты сегодня часто пишет много людей и таая ситуация более чем реальна. VHDL/Verilog не заканчиваются на FPGA, а в силиконе цена ошибки ой как велика.

Когда модули по отдельности правильные вроде, а вместе не фурычат- это верное свидетельство неудачи менеджера проекта в описании интерфейсов этих модулей. Что же касается симулировать проект в целом и стопроцентно отладить его без железа- это химера, от которой уже лет как 20 отказались в схемотехнике на базе микроконтроллеров. А сейчас отказываются и в области разработок на FPGA. Отладку приложения ведут в реальных прогонах на реальном железе. И теперь, если главная фича VHDL моделирование, то смело можно говорить про умирающий язык VHDL.

В общем давайте сравнивать конкретно, а не на пальцах: http://electronix.ru/forum/index.php?showtopic=75629

И по скорости и по размеру и по переносимости.

Хорошо, переползаем туда

[DmitryR 0]

Что же касается симулировать проект в целом и стопроцентно отладить его без железа- это химера, от которой уже лет как 20 отказались в схемотехнике на базе микроконтроллеров. А сейчас отказываются и в области разработок на FPGA. Отладку приложения ведут в реальных прогонах на реальном железе. И теперь, если главная фича VHDL моделирование, то смело можно говорить про умирающий язык VHDL.

Вы так как бы невзначай упустили, что VHDL используется и для проектирования ASIC тоже, а там во многих проектах до реальных прогонов далеко. То есть что можно конечно прототипируется на FPGA, но (см. мой предыдущий пост) не всегда это возможно и не всегда дает стопроцентно совпадающие с архитектурой ASIC результаты.

[aprox 0]

Вы так как бы невзначай упустили, что VHDL используется и для проектирования ASIC тоже, а там во многих проектах до реальных прогонов далеко. То есть что можно конечно прототипируется на FPGA, но (см. мой предыдущий пост) не всегда это возможно и не всегда дает стопроцентно совпадающие с архитектурой ASIC результаты.

Сколько я знаю случаев, разработка новых микроконтроллеров происходила на базе Stratix. Hапример, см фирму Paralax с ее новым Propeller. Т.е. ASIC ствновится результатом прогонов на реальном железе в реальных условиях. И данный тренд прекрасно чувствуют вендоры FPGA- Altera например, стала встраивать в кристалл JTAG- отладчик и трассировщик реального времени. До смерти языков моделирования осталось совсем недолго.

[andrew_b 16]

До смерти языков моделирования осталось совсем недолго.

Эх, кремлёвский мечтатель...